JPS6398048A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6398048A JPS6398048A JP61243433A JP24343386A JPS6398048A JP S6398048 A JPS6398048 A JP S6398048A JP 61243433 A JP61243433 A JP 61243433A JP 24343386 A JP24343386 A JP 24343386A JP S6398048 A JPS6398048 A JP S6398048A
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- JP
- Japan
- Prior art keywords
- data
- bits
- address
- write
- bit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はキャッシュメモリなどの構成に利用できる半導
体記憶装置に関するものである。
体記憶装置に関するものである。
従来の技術
従来、随時読み出し動作および書き込み動作可能な半導
体記憶装置では、１個のアドレスに対する読み出し可能
なデータのビット数と、１個のアドレスに対する書き込
み可能なデータのビット数とは一致している。このよう
な半導体記憶装置を用いてキャッシュメモリを構成した
場合、対応するデータがキャッシュメモリ内に存在する
場合は、外部メモリをアクセスする必要がないのでプロ
セッサの処理能力は保たれるが、対応するデータがキャ
ッシュメモリ内に存在しなくなったときに、外部メモリ
から対応するデータをキャッシュメモリ内に持ってこな
ければならないので、外部パスを使用するために、プロ
セッサの処理能力は低下する。
体記憶装置では、１個のアドレスに対する読み出し可能
なデータのビット数と、１個のアドレスに対する書き込
み可能なデータのビット数とは一致している。このよう
な半導体記憶装置を用いてキャッシュメモリを構成した
場合、対応するデータがキャッシュメモリ内に存在する
場合は、外部メモリをアクセスする必要がないのでプロ
セッサの処理能力は保たれるが、対応するデータがキャ
ッシュメモリ内に存在しなくなったときに、外部メモリ
から対応するデータをキャッシュメモリ内に持ってこな
ければならないので、外部パスを使用するために、プロ
セッサの処理能力は低下する。
対応するデータがキャッシュメモリ内に存在する場合は
、通常、連続するアドレスに対する読み出しを繰り返し
ている場合がほとんどである。連続するアドレスに対す
る読み出しの状態から不連続のアドレスに対する読み出
しが行われた場合に、対応するデータがキャッシュメモ
リ内に存在しなくなったとすると、そのアドレスに対す
る読み出しは、主記憶装置にまで及んでしまう。
、通常、連続するアドレスに対する読み出しを繰り返し
ている場合がほとんどである。連続するアドレスに対す
る読み出しの状態から不連続のアドレスに対する読み出
しが行われた場合に、対応するデータがキャッシュメモ
リ内に存在しなくなったとすると、そのアドレスに対す
る読み出しは、主記憶装置にまで及んでしまう。
この時、１個のアドレスに対する読み出し可能なデータ
のビット数と、１個のアドレスに対する書き込み可能な
データのビット数とが一致している半導体記憶装置を用
いてキャッシュメモリを構成していれば、主記憶装置か
らキャッシュメモリにデータを転送している間、外部バ
スを占有することになる。
のビット数と、１個のアドレスに対する書き込み可能な
データのビット数とが一致している半導体記憶装置を用
いてキャッシュメモリを構成していれば、主記憶装置か
らキャッシュメモリにデータを転送している間、外部バ
スを占有することになる。
そこで、対応するデータがキャッシュメモリ内に存在し
なくなった場合に、高速にデータを書き換えることが望
まれている。
なくなった場合に、高速にデータを書き換えることが望
まれている。
発明が解決しようとする問題点
従来の半導体記憶装置では、１個のアドレスに対する読
み出し動作および書き込み動作は、ｎビットのデータの
やりとりしかできなかった。そのために、半導体記憶装
置のある領域のデータを高速に書き換えることができな
かったので、データの書き換えによる処理能力の低下を
招いていた。
み出し動作および書き込み動作は、ｎビットのデータの
やりとりしかできなかった。そのために、半導体記憶装
置のある領域のデータを高速に書き換えることができな
かったので、データの書き換えによる処理能力の低下を
招いていた。
本発明ではかかる点を鑑みてなされたもので、大量のデ
ータの書き換えを高速に実現できる半導体記憶装置を提
供するものである。
ータの書き換えを高速に実現できる半導体記憶装置を提
供するものである。
問題点を解決するための手段
本発明は随時読み出し動作および書き込み動作可能な半
導体記憶装置であって、１個のアドレスに対する読み出
し動作でｎビットのデータを読み出し、１個のアドレス
に対する書き込み動作でｎビットのデータを書き込む場
合と、少なくともｎビットの整数倍のデータを書き込む
場合の切り換え手段を設けた半導体記憶装置である。
導体記憶装置であって、１個のアドレスに対する読み出
し動作でｎビットのデータを読み出し、１個のアドレス
に対する書き込み動作でｎビットのデータを書き込む場
合と、少なくともｎビットの整数倍のデータを書き込む
場合の切り換え手段を設けた半導体記憶装置である。
作用
本発明は上記の構成により、書き込み動作において、大
量のデータの書き換えを高速に実現でき、キャッシュメ
モリなどへの応用が可能な半導体記憶装置が得られる。
量のデータの書き換えを高速に実現でき、キャッシュメ
モリなどへの応用が可能な半導体記憶装置が得られる。
実施例
図は本発明の半導体記憶装置の一実施例を示すブロック
構成図である。第１図において１は（Ｉｌｌ−２）ビッ
トの行アドレスデコーダ、２は（Ｉｌｌ−２） Ｘ＋ｎ
のメモリセルアレイ、３は２ビツトの列アドレスデコー
ダ、４は読み出し回路およびｎビットの書き込み回路、
５は４ｎビツトの書き込み回路であるＯＤｎはｎビット
のＩ１０データ線、Ｄｌｎ、Ｄ２ｎ、Ｄ３ｎ、Ｄ＋ｎは
それぞれｎビットの入力データ線、Ｒ／Ｗ は読み出し
動作および書き込み動作を決める制御信号、ＷＭは書き
込み動作における書き込みデータのビット数を決める制
御信号９人１はｍビットのアドレス信号、ム２は（ｍ−
２）ビットのアドレス信号である。
構成図である。第１図において１は（Ｉｌｌ−２）ビッ
トの行アドレスデコーダ、２は（Ｉｌｌ−２） Ｘ＋ｎ
のメモリセルアレイ、３は２ビツトの列アドレスデコー
ダ、４は読み出し回路およびｎビットの書き込み回路、
５は４ｎビツトの書き込み回路であるＯＤｎはｎビット
のＩ１０データ線、Ｄｌｎ、Ｄ２ｎ、Ｄ３ｎ、Ｄ＋ｎは
それぞれｎビットの入力データ線、Ｒ／Ｗ は読み出し
動作および書き込み動作を決める制御信号、ＷＭは書き
込み動作における書き込みデータのビット数を決める制
御信号９人１はｍビットのアドレス信号、ム２は（ｍ−
２）ビットのアドレス信号である。
読み出し動作では、ｍビットのアドレス信号ム１のうち
の（ｍ−２）ビットが行アドレスデコーダ１に入力され
て行アドレスの選択をおこなう。
の（ｍ−２）ビットが行アドレスデコーダ１に入力され
て行アドレスの選択をおこなう。
行アドレスが選択されると、メモリセルアレイ２のうち
の４ｎ個が選択されてビット線に記憶データを転送する
。読み出し回路４では、ビット線の電位を増幅する０ｍ
ビットのアドレス信号ム１のうちの２ビツトが列アドレ
スデコーダ３に入力されて列アドレスの選択をおこなう
。列アドレスデコーダ３によって読み出し回路４で増幅
した４ｎ個のデータのうちのｎ個を選択して読み出しデ
ータとしている。
の４ｎ個が選択されてビット線に記憶データを転送する
。読み出し回路４では、ビット線の電位を増幅する０ｍ
ビットのアドレス信号ム１のうちの２ビツトが列アドレ
スデコーダ３に入力されて列アドレスの選択をおこなう
。列アドレスデコーダ３によって読み出し回路４で増幅
した４ｎ個のデータのうちのｎ個を選択して読み出しデ
ータとしている。
書き込み動作では、２個の動作状態がある。第１の動作
状態はＩ１０データ線Ｄｎから書き込みデータが転送さ
れてくる場合である。第２の動作状態は入力データ線Ｄ
１ｎ、Ｄ２ｎ、Ｄｓｎ、Ｄ４ｎから書き込みデータが転
送されてくる場合である。第１の動作状態はｎビットの
データの書き込みとなるため、ｎビットの書き込み回路
４を制御信号ＷＭで選択して、行アドレスデコーダ１は
アドレス信号ム１を入力とする。第２の動作状態は４ｎ
ビツトのデータの書き込みとなるため、４ｎビツトの書
き込み回路５を制御信号ＷＭで選択して、行アドレスデ
コーダ１はアドレス信号人２を入力とする。
状態はＩ１０データ線Ｄｎから書き込みデータが転送さ
れてくる場合である。第２の動作状態は入力データ線Ｄ
１ｎ、Ｄ２ｎ、Ｄｓｎ、Ｄ４ｎから書き込みデータが転
送されてくる場合である。第１の動作状態はｎビットの
データの書き込みとなるため、ｎビットの書き込み回路
４を制御信号ＷＭで選択して、行アドレスデコーダ１は
アドレス信号ム１を入力とする。第２の動作状態は４ｎ
ビツトのデータの書き込みとなるため、４ｎビツトの書
き込み回路５を制御信号ＷＭで選択して、行アドレスデ
コーダ１はアドレス信号人２を入力とする。
このように、制御信号ＷＭによって、書き込み動作の動
作状態を決定して書き込み回路４．６の選択および行ア
ドレスデコーダ１では入力されて行アドレス信号ム１
、ム２の選択をおこなっている０ キャッシュメモリなどで、対応するデータが含まれてい
ない場合、高速にデータの書き換えが必要な場合には、
制御信号ＷＭによって、書き込み回路５を選択して、通
常の書き込みよシも４倍高速にデータの書き換えがおこ
なえる。
作状態を決定して書き込み回路４．６の選択および行ア
ドレスデコーダ１では入力されて行アドレス信号ム１
、ム２の選択をおこなっている０ キャッシュメモリなどで、対応するデータが含まれてい
ない場合、高速にデータの書き換えが必要な場合には、
制御信号ＷＭによって、書き込み回路５を選択して、通
常の書き込みよシも４倍高速にデータの書き換えがおこ
なえる。
第１図では、１個のアドレスに対する書き込み動作でｎ
ピッ）４ｎビツトの場合について説明をおこなったが、
４ｎビツトのかわりに２ｎビツトでも８ｎビツトでも通
常の書き込みよりもｎの整数倍高速にデータの書き換え
がおこなえることは明らかである。
ピッ）４ｎビツトの場合について説明をおこなったが、
４ｎビツトのかわりに２ｎビツトでも８ｎビツトでも通
常の書き込みよりもｎの整数倍高速にデータの書き換え
がおこなえることは明らかである。
発明の効果
以上のように、本発明によれば、データの書き換えを高
速に実現することができる。特に、本発明の半導体記憶
装置を用いてキャッシュメモリを構成した場合に、対応
するデータがキャッシュメモリに存在しない場合でも、
大量のデータを高速に書き換えるためにプロセッサの処
理能力の低下が少ないという効果をもたらすことができ
る。
速に実現することができる。特に、本発明の半導体記憶
装置を用いてキャッシュメモリを構成した場合に、対応
するデータがキャッシュメモリに存在しない場合でも、
大量のデータを高速に書き換えるためにプロセッサの処
理能力の低下が少ないという効果をもたらすことができ
る。
図は本発明の半導体記憶装置の一実施例を示すブロック
図である。 １・・・・・・行アドレスデコーダ、２・・・・・・メ
モリセルアレイ、３・・・・・・列アドレスデコーダ、
４・・・・・・読み出し／書き込み回路、５・・・・・
・書き込み回路。
図である。 １・・・・・・行アドレスデコーダ、２・・・・・・メ
モリセルアレイ、３・・・・・・列アドレスデコーダ、
４・・・・・・読み出し／書き込み回路、５・・・・・
・書き込み回路。
Claims (1)
- 随時読み出し動作および書き込み動作可能な半導体記憶
装置であって、１個のアドレスに対する読み出し動作で
ｎビットのデータを読み出し、１個のアドレスに対する
書き込み動作でｎビットのデータを書き込む場合と、少
なくともｎビットの整数倍のデータを書き込む場合の切
り換え手段を設けてなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243433A JPS6398048A (ja) | 1986-10-14 | 1986-10-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243433A JPS6398048A (ja) | 1986-10-14 | 1986-10-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398048A true JPS6398048A (ja) | 1988-04-28 |
Family
ID=17103798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243433A Pending JPS6398048A (ja) | 1986-10-14 | 1986-10-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03135642A (ja) * | 1989-07-03 | 1991-06-10 | Tandem Comput Inc | コンピュータメモリシステム |
| JP2007282589A (ja) * | 2006-04-19 | 2007-11-01 | National Agriculture & Food Research Organization | 栽培ベッド水平循環システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107735A (en) * | 1976-03-08 | 1977-09-09 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer system between hierarchy |
-
1986
- 1986-10-14 JP JP61243433A patent/JPS6398048A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107735A (en) * | 1976-03-08 | 1977-09-09 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer system between hierarchy |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03135642A (ja) * | 1989-07-03 | 1991-06-10 | Tandem Comput Inc | コンピュータメモリシステム |
| JP2007282589A (ja) * | 2006-04-19 | 2007-11-01 | National Agriculture & Food Research Organization | 栽培ベッド水平循環システム |
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