JP3091522B2 - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JP3091522B2 JP3091522B2 JP03159330A JP15933091A JP3091522B2 JP 3091522 B2 JP3091522 B2 JP 3091522B2 JP 03159330 A JP03159330 A JP 03159330A JP 15933091 A JP15933091 A JP 15933091A JP 3091522 B2 JP3091522 B2 JP 3091522B2
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- JP
- Japan
- Prior art keywords
- data
- bit
- circuit
- bits
- memory
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、書き込み時のデータビ
ット幅と読み出し時のデータビット幅が異なるメモリ回
路に関する。
ット幅と読み出し時のデータビット幅が異なるメモリ回
路に関する。
【０００２】
【従来の技術】従来のメモリ回路は、あるビット幅のデ
ータを１ワードとし、一度の動作においてはこの１ワー
ドを単位として書き込みまたは読み出しを行う。すなわ
ち、書き込み動作の時は、書き込みアドレスと１ワード
の書き込みデータを各端子から指定すると、指定された
アドレスの１ワード分の内容だけ書き込みデータに置換
される。読み出し動作の時には、読み出しアドレスを端
子から指定すると、指定されたアドレスの１ワード分の
内容が出力端子に出力される。
ータを１ワードとし、一度の動作においてはこの１ワー
ドを単位として書き込みまたは読み出しを行う。すなわ
ち、書き込み動作の時は、書き込みアドレスと１ワード
の書き込みデータを各端子から指定すると、指定された
アドレスの１ワード分の内容だけ書き込みデータに置換
される。読み出し動作の時には、読み出しアドレスを端
子から指定すると、指定されたアドレスの１ワード分の
内容が出力端子に出力される。
【０００３】このようなメモリ回路をプロセッサチップ
内のＷＣＳ（Writable Control Storage：命令メモリ）
として使用する場合を考えてみる。ＷＣＳはあらかじめ
チップ外のメモリからチップの入力端子を経由して命令
コードをロードしておく必要がある。
内のＷＣＳ（Writable Control Storage：命令メモリ）
として使用する場合を考えてみる。ＷＣＳはあらかじめ
チップ外のメモリからチップの入力端子を経由して命令
コードをロードしておく必要がある。
【０００４】例えば、ＷＣＳが１ワードが１２８ビット
のメモリのときに、命令ロードで使用できるチップの入
力端子が３２ビット幅の場合には、図３のような回路と
なる。すなわち、命令の１ワードを入力端子３１から３
２ビット（１／４ワード）ずつ読み込む。ＷＣＳ３３へ
の書き込みは１ワード単位で行なう必要があるので、外
部から入力端子３１への入力を４回行なうごとにＷＣＳ
３３へ１回の書き込みを行なっている。
のメモリのときに、命令ロードで使用できるチップの入
力端子が３２ビット幅の場合には、図３のような回路と
なる。すなわち、命令の１ワードを入力端子３１から３
２ビット（１／４ワード）ずつ読み込む。ＷＣＳ３３へ
の書き込みは１ワード単位で行なう必要があるので、外
部から入力端子３１への入力を４回行なうごとにＷＣＳ
３３へ１回の書き込みを行なっている。
【０００５】したがって、１ワード分の書き込みを行な
うときには、最初の３／４ワードを３つのバッファ用レ
ジスタ３５に保存しておき、１ワード分がそろった時点
で書き込んでいる。このように従来のメモリ回路を使用
してＷＣＳ３３を構成した場合には、入力端子３１が３
２ビットであるにも拘らず、書き込み時は１２８ビット
同時にしかできないため、バッファ用レジスタ３５やそ
の制御回路などからなるロード回路が必要である。
うときには、最初の３／４ワードを３つのバッファ用レ
ジスタ３５に保存しておき、１ワード分がそろった時点
で書き込んでいる。このように従来のメモリ回路を使用
してＷＣＳ３３を構成した場合には、入力端子３１が３
２ビットであるにも拘らず、書き込み時は１２８ビット
同時にしかできないため、バッファ用レジスタ３５やそ
の制御回路などからなるロード回路が必要である。
【０００６】上述の例では、ＷＣＳ３３に書き込むデー
タ（命令）のビット幅が入力端子３１のビット幅より大
きい場合であったが、逆にＷＣＳ３３に書き込むデータ
のビット幅が入力端子３１のビット幅より小さい場合で
も同様に、チップの外部から入力されたデータの幅とＷ
ＣＳ３３に書き込むデータの幅との違いを解決するため
に、バッファ用レジスタとその制御回路が必要となる。
タ（命令）のビット幅が入力端子３１のビット幅より大
きい場合であったが、逆にＷＣＳ３３に書き込むデータ
のビット幅が入力端子３１のビット幅より小さい場合で
も同様に、チップの外部から入力されたデータの幅とＷ
ＣＳ３３に書き込むデータの幅との違いを解決するため
に、バッファ用レジスタとその制御回路が必要となる。
【０００７】
【発明が解決しようとする課題】このように、従来のメ
モリ回路では、書き込みビット幅とロード時に使用され
るチップの入力端子のビット幅が異なるため、メモリ回
路にロードするためのバッファ用レジスタやその制御回
路が余分に必要であった。
モリ回路では、書き込みビット幅とロード時に使用され
るチップの入力端子のビット幅が異なるため、メモリ回
路にロードするためのバッファ用レジスタやその制御回
路が余分に必要であった。
【０００８】そこで、本発明では、このような従来の事
情に鑑みてなされたものであり、その目的とするところ
は、書き込み時のビット幅を入力端子のビット幅と同一
にすることにより、ロード回路を無くすことができるメ
モリ回路を提供することにある。
情に鑑みてなされたものであり、その目的とするところ
は、書き込み時のビット幅を入力端子のビット幅と同一
にすることにより、ロード回路を無くすことができるメ
モリ回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、入力データのビット幅と同一ビット数
のメモリセルを１ブロックとし、このブロックが複数ブ
ロック備えられ、入力データのビット幅と同一ビット数
のデータ書き込み用信号線が、前記１ブロック内のメモ
リセルそれぞれに１本ずつ接続され、かつそれぞれのデ
ータ書き込み用信号線は複数ブロックのメモリセルに共
通接続され、前記複数ブロック内全てのメモリセルそれ
ぞれには、データ読み出し用信号線が接続された構成と
なっている。
め、この発明は、入力データのビット幅と同一ビット数
のメモリセルを１ブロックとし、このブロックが複数ブ
ロック備えられ、入力データのビット幅と同一ビット数
のデータ書き込み用信号線が、前記１ブロック内のメモ
リセルそれぞれに１本ずつ接続され、かつそれぞれのデ
ータ書き込み用信号線は複数ブロックのメモリセルに共
通接続され、前記複数ブロック内全てのメモリセルそれ
ぞれには、データ読み出し用信号線が接続された構成と
なっている。
【００１０】
【作用】上記構成により、この発明は、メモリ回路の構
成を、書き込み時のデータのビット幅と読み出し時のデ
ータのビット幅が異なるようにする。このメモリ回路の
実現方法について以下に述べる。ｍ、ｎを正整数とし、
ｍは書き込み時の、ｎは読み出し時のデータビット幅で
あり、ここでは簡単のためｎはｍの倍数であり、ｎ＝ｋ
×ｍ（ｋは正整数）とする。
成を、書き込み時のデータのビット幅と読み出し時のデ
ータのビット幅が異なるようにする。このメモリ回路の
実現方法について以下に述べる。ｍ、ｎを正整数とし、
ｍは書き込み時の、ｎは読み出し時のデータビット幅で
あり、ここでは簡単のためｎはｍの倍数であり、ｎ＝ｋ
×ｍ（ｋは正整数）とする。
【００１１】メモリ回路内のｎビット分の記憶領域につ
いて考える。この記憶領域は、さらにｋ個のｍビット分
の領域に分かれている。各領域には、それぞれデータの
書き込みおよび読み出しを活性化させる制御線と、ｍビ
ット分の領域ごとにワードラインが設けられている。ｍ
ビット分の領域は、書き込み／読み出し動作において同
時に扱われる最小の単位である。
いて考える。この記憶領域は、さらにｋ個のｍビット分
の領域に分かれている。各領域には、それぞれデータの
書き込みおよび読み出しを活性化させる制御線と、ｍビ
ット分の領域ごとにワードラインが設けられている。ｍ
ビット分の領域は、書き込み／読み出し動作において同
時に扱われる最小の単位である。
【００１２】上述の記憶領域をアクセスするためのアド
レスは、２つの部分からなっている。すなわち、メモリ
回路内のどのｎビット領域をアクセスするかを指定する
アドレス、さらにそれで指定されたｎビット領域の中の
どのｍビット領域をアクセスするかを指定するアドレス
からなる。
レスは、２つの部分からなっている。すなわち、メモリ
回路内のどのｎビット領域をアクセスするかを指定する
アドレス、さらにそれで指定されたｎビット領域の中の
どのｍビット領域をアクセスするかを指定するアドレス
からなる。
【００１３】ｎビットアクセス（ここでは読み出し動
作）をする場合には、まずｎビット領域アドレスにより
アクセスする領域を指定する。このアドレスをデコード
し、指定された領域のｋ個のｍビット領域のワードライ
ンすべてを活性化させるように制御する。
作）をする場合には、まずｎビット領域アドレスにより
アクセスする領域を指定する。このアドレスをデコード
し、指定された領域のｋ個のｍビット領域のワードライ
ンすべてを活性化させるように制御する。
【００１４】ｍビットアクセス（ここでは書き込み動
作）をする場合には、ｎビット領域アドレスとｍビット
領域アドレスにより、特定のｎビット領域内の１つのｍ
ビット領域を指定する。このアドレスをデコードし、次
のように制御する。１つのｍビット領域のワードライン
のみ活性化させ、同じｎビット内の他のｍビット領域の
ワードラインは非活性化するように制御する。これによ
り指定されたｍビット領域のみアクセスすることが可能
となる。
作）をする場合には、ｎビット領域アドレスとｍビット
領域アドレスにより、特定のｎビット領域内の１つのｍ
ビット領域を指定する。このアドレスをデコードし、次
のように制御する。１つのｍビット領域のワードライン
のみ活性化させ、同じｎビット内の他のｍビット領域の
ワードラインは非活性化するように制御する。これによ
り指定されたｍビット領域のみアクセスすることが可能
となる。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。本発明のメモリ回路の一実施例の構成を図１
に示す。同図に示すメモリ回路は、１ビットのデータを
記憶するメモリセル１が横方向に３２ビット分配列され
ている。この３２ビット分のメモリセル１を１ブロック
とすると、４ブロックが縦方向に並べられ、１２８ビッ
ト（１ワード）分の記憶領域を構成している。
説明する。本発明のメモリ回路の一実施例の構成を図１
に示す。同図に示すメモリ回路は、１ビットのデータを
記憶するメモリセル１が横方向に３２ビット分配列され
ている。この３２ビット分のメモリセル１を１ブロック
とすると、４ブロックが縦方向に並べられ、１２８ビッ
ト（１ワード）分の記憶領域を構成している。
【００１６】今回の実施例では、４ブロックを１組とす
ると、さらに２５６組（２５６ワード分）備えられてい
る場合を示す。したがって、メモリ容量は１２８×２５
６である。メモリ回路の入力側には入力回路３が、出力
側には出力回路５が設けられている。
ると、さらに２５６組（２５６ワード分）備えられてい
る場合を示す。したがって、メモリ容量は１２８×２５
６である。メモリ回路の入力側には入力回路３が、出力
側には出力回路５が設けられている。
【００１７】入力回路３からは３２本の書き込み用ビッ
トライン７が引き出されており、３２ビット分のメモリ
セル１に１本ずつ接続されている。また、それぞれの書
き込み用ビットライン７は、縦方向に並べられた２５６
ワード分のメモリセル１全てに共通接続されている。入
力回路３には、データ入力端子９を介して３２ビットの
データが入力されている。
トライン７が引き出されており、３２ビット分のメモリ
セル１に１本ずつ接続されている。また、それぞれの書
き込み用ビットライン７は、縦方向に並べられた２５６
ワード分のメモリセル１全てに共通接続されている。入
力回路３には、データ入力端子９を介して３２ビットの
データが入力されている。
【００１８】４ブロック１組からなる１ワード分のメモ
リセル１には、それぞれ１本ずつの読み出し用ビットラ
イン１１が接続されており、この１２８本の読み出し用
ビットライン１１は出力回路５に入力されている。ま
た、それぞれの読み出し用ビットライン１１は、縦方向
に並べられた２５６ワード分のメモリセル１のうちの同
一ビット位置のメモリセル１に共通接続されている。出
力回路５からは、１２８ビットの出力データがデータ出
力端子１３へ出力されている。
リセル１には、それぞれ１本ずつの読み出し用ビットラ
イン１１が接続されており、この１２８本の読み出し用
ビットライン１１は出力回路５に入力されている。ま
た、それぞれの読み出し用ビットライン１１は、縦方向
に並べられた２５６ワード分のメモリセル１のうちの同
一ビット位置のメモリセル１に共通接続されている。出
力回路５からは、１２８ビットの出力データがデータ出
力端子１３へ出力されている。
【００１９】アドレスデコーダ１５とメモリセル１との
間には、１０２４本のワードライン１７が設けられてお
り、それぞれのワードライン１７は、横方向に配列され
ている３２ビット分のメモリセル１全てに共通接続され
ている。アドレスデコーダ１５にはアドレス入力端子１
９を介して１０ビットのアドレス信号と、書き込み読み
出し制御入力端子２１を介して１ビットの書き込み読み
出し制御信号が入力されている。
間には、１０２４本のワードライン１７が設けられてお
り、それぞれのワードライン１７は、横方向に配列され
ている３２ビット分のメモリセル１全てに共通接続され
ている。アドレスデコーダ１５にはアドレス入力端子１
９を介して１０ビットのアドレス信号と、書き込み読み
出し制御入力端子２１を介して１ビットの書き込み読み
出し制御信号が入力されている。
【００２０】このように、この発明のメモリ回路は構成
されており、次にこのメモリ回路の動作を説明する。こ
のメモリ回路は書き込み動作では３２ビット幅、読み出
し動作では１２８ビット幅でアクセスできる。
されており、次にこのメモリ回路の動作を説明する。こ
のメモリ回路は書き込み動作では３２ビット幅、読み出
し動作では１２８ビット幅でアクセスできる。
【００２１】４ブロック１組のメモリセル１に対する書
き込み／読み出しは次のようになる。１度の書き込みで
は４ブロックのうちの１ブロックにデータが書き込ま
れ、１度の読み出しでは４ブロック全てが同時に読み出
される。
き込み／読み出しは次のようになる。１度の書き込みで
は４ブロックのうちの１ブロックにデータが書き込ま
れ、１度の読み出しでは４ブロック全てが同時に読み出
される。
【００２２】ワードライン１７の制御を行なうのがアド
レスデコーダ１５であり、書き込み時には１０ビットの
アドレスがデコードされたものでワードライン１７が制
御され、読み出し時にはアドレスの上位８ビットのみが
デコードされたものでワードライン１７が制御される。
すなわち、４ブロックのメモリセル１に対応する４本の
ワードライン１７は、書き込み時にはどれか１本が活性
化されるように制御される。一方、読み出し時には４本
が同時に活性化されるように制御される。
レスデコーダ１５であり、書き込み時には１０ビットの
アドレスがデコードされたものでワードライン１７が制
御され、読み出し時にはアドレスの上位８ビットのみが
デコードされたものでワードライン１７が制御される。
すなわち、４ブロックのメモリセル１に対応する４本の
ワードライン１７は、書き込み時にはどれか１本が活性
化されるように制御される。一方、読み出し時には４本
が同時に活性化されるように制御される。
【００２３】これにより、書き込み時には３２ビット単
位で、読み出し時には１２８ビット単位でアクセスする
ことが可能となる。
位で、読み出し時には１２８ビット単位でアクセスする
ことが可能となる。
【００２４】このメモリ回路を使用したＷＣＳを図２に
示す。この図から分かるように、ＷＣＳ２３では書き込
み時のデータビット幅がチップの入力端子３１のビット
幅と同一であるため、図３で示したようなロード回路が
不要である。
示す。この図から分かるように、ＷＣＳ２３では書き込
み時のデータビット幅がチップの入力端子３１のビット
幅と同一であるため、図３で示したようなロード回路が
不要である。
【００２５】なお、今回の実施例では、入力データが３
２ビットのＷＣＳの場合を示したが、これに限らずこの
発明は、８ビットや１６ビットなど様々なビット幅のデ
ータを入出力させることも可能である。また、入力ビッ
ト幅が出力ビット幅より大きい場合も可能である。さら
に、１つのメモリに対し、８ビット，１６ビット等の様
々なビット幅のデータを入出力させることも可能であ
る。
２ビットのＷＣＳの場合を示したが、これに限らずこの
発明は、８ビットや１６ビットなど様々なビット幅のデ
ータを入出力させることも可能である。また、入力ビッ
ト幅が出力ビット幅より大きい場合も可能である。さら
に、１つのメモリに対し、８ビット，１６ビット等の様
々なビット幅のデータを入出力させることも可能であ
る。
【００２６】
【発明の効果】本発明により、書き込み時のビット幅と
そのメモリ回路へのロードのための入力端子のビット幅
を同一にしたので、バッファ用レジスタやそれらを制御
する余分な回路が不要となる。さらに、このメモリ回路
を使用したプロセッサの回路規模を小さくすることがで
き、設計の容易さも増す。
そのメモリ回路へのロードのための入力端子のビット幅
を同一にしたので、バッファ用レジスタやそれらを制御
する余分な回路が不要となる。さらに、このメモリ回路
を使用したプロセッサの回路規模を小さくすることがで
き、設計の容易さも増す。
【図１】本発明のメモリ回路の一実施例を示す構成図で
ある。
ある。
【図２】図１で示したメモリ回路を用いたＷＣＳの簡略
図である。
図である。
【図３】従来のメモリ回路を用いたＷＣＳの簡略図であ
る。
る。
１ メモリセル ３ 入力回路 ５ 出力回路 ７ 書き込み用ビットライン ９ データ入力端子 １１ 読み出し用ビットライン １３ データ出力端子 １５ アドレスデコーダ １７ ワードライン １９ アドレス入力端子 ２１ 書き込み読み出し制御入力端子 ２３ メモリ回路（ＷＣＳ） ３１ チップの入力端子
Claims (1)
- 【請求項１】 入力データのビット幅と同一ビット数の
メモリセルを１ブロックとし、このブロックが複数ブロ
ック備えられ、 入力データのビット幅と同一ビット数のデータ書き込み
用信号線が、前記１ブロック内のメモリセルそれぞれに
１本ずつ接続され、かつそれぞれのデータ書き込み用信
号線は複数ブロックのメモリセルに共通接続され、 前記複数ブロック内全てのメモリセルそれぞれには、デ
ータ読み出し用信号線が接続されており、 前記メモリセルへのデータ書き込み時には、前記入力デ
ータを前記データ書き込み用信号線を介して１ブロック
内のメモリセルへ一度に書き込み、 データ読み出し時には、前記複数ブロック内全てのメモ
リセルから前記データ読み出し用信号線を介して全デー
タを一度に読み出すことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03159330A JP3091522B2 (ja) | 1991-07-01 | 1991-07-01 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03159330A JP3091522B2 (ja) | 1991-07-01 | 1991-07-01 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512852A JPH0512852A (ja) | 1993-01-22 |
| JP3091522B2 true JP3091522B2 (ja) | 2000-09-25 |
Family
ID=15691466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03159330A Expired - Lifetime JP3091522B2 (ja) | 1991-07-01 | 1991-07-01 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091522B2 (ja) |
-
1991
- 1991-07-01 JP JP03159330A patent/JP3091522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512852A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 10 |