JPS61235969A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS61235969A JPS61235969A JP60077284A JP7728485A JPS61235969A JP S61235969 A JPS61235969 A JP S61235969A JP 60077284 A JP60077284 A JP 60077284A JP 7728485 A JP7728485 A JP 7728485A JP S61235969 A JPS61235969 A JP S61235969A
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- Japan
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- memory
- address
- input
- data
- multiplexer
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、メモリ装置に関し、詳しくは、マイクロコン
ピュータシステムにおいて、データのＭＳ Ｂ （Ｍ
ｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）と Ｌ
Ｓ Ｂ （Ｌｅａｓ七Ｓ １ｇｎ１ｆｉｃａｎｔ
Ｂ ｉｔ）の反転を高速に行うメモリ装置に関するも
のである。
ピュータシステムにおいて、データのＭＳ Ｂ （Ｍ
ｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）と Ｌ
Ｓ Ｂ （Ｌｅａｓ七Ｓ １ｇｎ１ｆｉｃａｎｔ
Ｂ ｉｔ）の反転を高速に行うメモリ装置に関するも
のである。
従来技術
］ンピュータシステムで扱われる１ワード、１バイト等
のデータの最左端のビットをＭＳＢ（１！上位ビット）
、最右端のビットをＬＳＢ（最下位ビット）と呼ぶ（第
２図（ｂ）参照）。マイクロコンピュータシステム内で
データ（この場合、パラレルデータ）を扱う場合、デー
タ列が（ａ）ＬＳＢから始まる系と、（ｂ）ＭＳＢから
始まる系とがある。
のデータの最左端のビットをＭＳＢ（１！上位ビット）
、最右端のビットをＬＳＢ（最下位ビット）と呼ぶ（第
２図（ｂ）参照）。マイクロコンピュータシステム内で
データ（この場合、パラレルデータ）を扱う場合、デー
タ列が（ａ）ＬＳＢから始まる系と、（ｂ）ＭＳＢから
始まる系とがある。
マイクロコンピュータシステムの中には、これら（ａ）
と（ｂ）の系が混在−するシステムも多い。゛すなわち
、複数個の入出力機器を接続しているプロセッサでは、
それらの入出力機器ごとに、ＬＳＢから始まるデータを
扱うものと、ＭＳＢがら始まるデータを扱うものとが混
在するため、プロセッサに入力されるデータは（ａ）と
（ｂ）の系が混在してしまうことになる。（ａ）の系で
は、入力されたデータがＭＳＢから始まる場合には、こ
れをＬＳＢから始まるデータに変換する必要があり、ま
た。
と（ｂ）の系が混在−するシステムも多い。゛すなわち
、複数個の入出力機器を接続しているプロセッサでは、
それらの入出力機器ごとに、ＬＳＢから始まるデータを
扱うものと、ＭＳＢがら始まるデータを扱うものとが混
在するため、プロセッサに入力されるデータは（ａ）と
（ｂ）の系が混在してしまうことになる。（ａ）の系で
は、入力されたデータがＭＳＢから始まる場合には、こ
れをＬＳＢから始まるデータに変換する必要があり、ま
た。
（ｂ）の系では、同じように、ＬＳＢから始まるデータ
をＭＳＢから始まるデータに変換する必要がある。
をＭＳＢから始まるデータに変換する必要がある。
従来、ＬＳＢとＭＳＢの反転操作を行う場合。
ソフトウェアによりテーブルを作成し、そのテーブルを
参照することにより、データを反転している。しかし、
この方法では、１バイト単位またはｌワード単位にソフ
トウェアで処理を行うため。
参照することにより、データを反転している。しかし、
この方法では、１バイト単位またはｌワード単位にソフ
トウェアで処理を行うため。
ワード数の多いデータでは非常に時間がかかっている。
これは、大量のデータを扱う画像処理においては、致命
的な欠点となる。
的な欠点となる。
目 的
本発明の目的は、このような従来の欠点を解消し、コン
ピュータシステムにおいて、ＬＳＢとＭＳＢの反転を、
高速かつ簡単に行うことが可能なメモリ装置を提供する
ことにある。
ピュータシステムにおいて、ＬＳＢとＭＳＢの反転を、
高速かつ簡単に行うことが可能なメモリ装置を提供する
ことにある。
構 成
上記目的を達成するため、本発明のメモリ装置は、複数
の入出力機器に接続され、かつ入出力機器ごとにデータ
のスタートビットがＬＳＢであるものと、ＭＳＢである
ものが混在するコンピュータシステムにおいて、メモリ
手段と、該メモリ手段への書込みまたは読出しの際に、
データ列をそのまま入出力させる部分およびデータ列の
ＬＳＢとＭＳＢを反転させて入出力させる部分とを具備
したマルチプレクサとを有し、上記２つの入出力部分の
切換えを、上記メモリ手段のアドレスまたは入出力機器
アドレスの一部ないし全部により行うことに特徴がある
。
の入出力機器に接続され、かつ入出力機器ごとにデータ
のスタートビットがＬＳＢであるものと、ＭＳＢである
ものが混在するコンピュータシステムにおいて、メモリ
手段と、該メモリ手段への書込みまたは読出しの際に、
データ列をそのまま入出力させる部分およびデータ列の
ＬＳＢとＭＳＢを反転させて入出力させる部分とを具備
したマルチプレクサとを有し、上記２つの入出力部分の
切換えを、上記メモリ手段のアドレスまたは入出力機器
アドレスの一部ないし全部により行うことに特徴がある
。
以下、本発明の構成を、実施例により詳細に説明する。
第１図は、本発明の一実施例を示すメモリ装置周辺のブ
ロック図である。
ロック図である。
第１図において、１はメモリ、２はマルチプレクサ、１
１はアドレスバス、１２はデータバス、ＲＤはリード指
令信号、ＷＴはライト指令信号、矢印はデータや信号の
転送方向をそれぞれ示す。
１はアドレスバス、１２はデータバス、ＲＤはリード指
令信号、ＷＴはライト指令信号、矢印はデータや信号の
転送方向をそれぞれ示す。
第１図においては、メモリ１の入力側、つまりデータバ
ス１２とメモリ１の間に、マルチプレクサ２を設ける。
ス１２とメモリ１の間に、マルチプレクサ２を設ける。
マルチプレクサ２の入力部に、へ入力側とＢ入力側とを
設け、このうちＡ入力側のデータラインは、ＬＳＢとＭ
ＳＢを反転させる。
設け、このうちＡ入力側のデータラインは、ＬＳＢとＭ
ＳＢを反転させる。
また、Ｂ入力側のデータラインは１反転させることなく
、そのまま接続させる。さらに、マルチプレクサ２には
、セレクト端子Ｓが設けられており、この端子Ｓにアド
レスバス１１の最上位ビット（ＡＭＢ）を接続する。
、そのまま接続させる。さらに、マルチプレクサ２には
、セレクト端子Ｓが設けられており、この端子Ｓにアド
レスバス１１の最上位ビット（ＡＭＢ）を接続する。
ここで、マルチプレクサ２は最上位ビット（ＡＭＢ）が
立ったときにはＡ側を選択し、ＡＭＢが立たないときに
はＢ側を選択する。アドレスは２進数表示であるため、
最上位ビットが′″１７１の場合と、最上位ビットが１
１０１１の場合とは、全アドレスの半分ずつであり、メ
モリ１の上半分と下半分に分割される。
立ったときにはＡ側を選択し、ＡＭＢが立たないときに
はＢ側を選択する。アドレスは２進数表示であるため、
最上位ビットが′″１７１の場合と、最上位ビットが１
１０１１の場合とは、全アドレスの半分ずつであり、メ
モリ１の上半分と下半分に分割される。
これによって、メモリの上位半分にライトするときには
、データはＡ側から入力し、ＬＳＢとＭＳＢは反転され
てマルチプレクサ２に入力する。
、データはＡ側から入力し、ＬＳＢとＭＳＢは反転され
てマルチプレクサ２に入力する。
また、下位半分にライトするときには、反転されること
なく、そのままで入力される。この場合のメモリマツプ
は、第２図（ａ）に示すようになる。
なく、そのままで入力される。この場合のメモリマツプ
は、第２図（ａ）に示すようになる。
すなわち、データをメモリ１にライトする場合に、第２
図（ａ）のように、半分より上位のアドレスがアクセス
されたときには、マルチプレクサ２によりＬＳＢとＭＳ
Ｂを反転してからライトし、半分より下位のアドレスが
アクセスされたときには。
図（ａ）のように、半分より上位のアドレスがアクセス
されたときには、マルチプレクサ２によりＬＳＢとＭＳ
Ｂを反転してからライトし、半分より下位のアドレスが
アクセスされたときには。
マルチプレクサ２をそのまま通過してメモリにライトす
る。なお、アドレスの最上位ビット（ＡＭＢ）の信号線
にインバータを挿入するか、または選択が逆のマルチプ
レクサ２を用いれば、第２図（、）のメモリマツプは逆
方向になり、上位アドレスがそのままのデータ、下位ア
ドレスが反転データの格納配置となる。
る。なお、アドレスの最上位ビット（ＡＭＢ）の信号線
にインバータを挿入するか、または選択が逆のマルチプ
レクサ２を用いれば、第２図（、）のメモリマツプは逆
方向になり、上位アドレスがそのままのデータ、下位ア
ドレスが反転データの格納配置となる。
以上の処理によって、メモリ１の上半分と下半分には、
反転されたデータと反転されないデータが区分されて格
納されるので、メモリ１をライドリードするだけで、つ
まりデータをメモリ１に格納するのみで、ＬＳＢとＭＳ
Ｂの反転処理が行える。
反転されたデータと反転されないデータが区分されて格
納されるので、メモリ１をライドリードするだけで、つ
まりデータをメモリ１に格納するのみで、ＬＳＢとＭＳ
Ｂの反転処理が行える。
第３図は、本発明の他の実施例を示すメモリ装置周辺の
ブロック図である。
ブロック図である。
第３図において、３はアドレスデコーダであり。
その他は第１図と同じ記号のものを示す。
ここでは、第１図におけるアドレスの最上位ビット（Ａ
ＭＢ）をマルチプレクサ２に送出するかわりに、アドレ
スデコーダ３を設けて、このデコーダ３でアドレスをデ
コードすることにより、あらかじめ定められた範囲のア
ドレスがアクセスされたときのみ、マルチプレクサ２に
反転指令を送出して、データ列を反転させる。これによ
って、反転するメモリのエリアを任意に変更することが
できる１例えば、接続された入出力機器の殆んどがＭＳ
Ｂから始まるデータを扱うのに対して、プロセッサのみ
はＬＳＢから始まるデータを扱う場合には１反転データ
のメモリエリアの範囲を広くして、入力データの殆んど
を反転させた後、ライトすればよい。
ＭＢ）をマルチプレクサ２に送出するかわりに、アドレ
スデコーダ３を設けて、このデコーダ３でアドレスをデ
コードすることにより、あらかじめ定められた範囲のア
ドレスがアクセスされたときのみ、マルチプレクサ２に
反転指令を送出して、データ列を反転させる。これによ
って、反転するメモリのエリアを任意に変更することが
できる１例えば、接続された入出力機器の殆んどがＭＳ
Ｂから始まるデータを扱うのに対して、プロセッサのみ
はＬＳＢから始まるデータを扱う場合には１反転データ
のメモリエリアの範囲を広くして、入力データの殆んど
を反転させた後、ライトすればよい。
第４図は、本発明のさらに他の実施例を示すメモリ周辺
のブロック図である。
のブロック図である。
第４図では、メモリ１のデータアウト側にマルチプレク
サ２を設けている。すなわち、メモリ１からデータをリ
ードする際に、ＭＳＢとＬＳＢを反転させるのである。
サ２を設けている。すなわち、メモリ１からデータをリ
ードする際に、ＭＳＢとＬＳＢを反転させるのである。
この場合にも、前述の実施例の場合と全く同じ効果が得
られる。第４図の実施例においては、反転されたデータ
が実際に格納されていないが、読出されるときに反転さ
れるので、第２図（ａ）と同じメモリマツプで示される
。
られる。第４図の実施例においては、反転されたデータ
が実際に格納されていないが、読出されるときに反転さ
れるので、第２図（ａ）と同じメモリマツプで示される
。
なお、第４図では、アドレスの最上位ビットでマルチプ
レクサ２を切換えているが、このかわりに第３図のよう
にアドレスデコーダを設けて、その出力によりマルチプ
レクサ２を切換えることも勿論可能である。
レクサ２を切換えているが、このかわりに第３図のよう
にアドレスデコーダを設けて、その出力によりマルチプ
レクサ２を切換えることも勿論可能である。
また、これまでの実施例では、メモリアドレスの一部ま
たはそのデコーダ出力により、反転するか、そのままに
するかを選択しているが、これを入出力アドレス（Ｉ１
０アドレス）の一部またはデコーダ出力により切換える
ことも可能である。すなわち、プロセッサは入出力機器
に固有のアドレスを定め、このアドレスを指定すること
により入出力機器とのデータの授受を行っているが、こ
のとき指定された入出力アドレスの一部、またはこのア
ドレスをデコードした出力をマルチプレクサ２に送出し
て、その内容により反転させるか否かを選択させること
ができる。
たはそのデコーダ出力により、反転するか、そのままに
するかを選択しているが、これを入出力アドレス（Ｉ１
０アドレス）の一部またはデコーダ出力により切換える
ことも可能である。すなわち、プロセッサは入出力機器
に固有のアドレスを定め、このアドレスを指定すること
により入出力機器とのデータの授受を行っているが、こ
のとき指定された入出力アドレスの一部、またはこのア
ドレスをデコードした出力をマルチプレクサ２に送出し
て、その内容により反転させるか否かを選択させること
ができる。
第５図は、本発明の具体例を示すメモリ周辺の構成図で
ある。
ある。
プロセッサ（図示省略）からのアドレスＢＡＩ〜ＢＡＩ
Ｏがコントローラ５に入力するとともに、リード指令Ｒ
Ｄまたはライト指令ＷＴがコントローラ５に入力する。
Ｏがコントローラ５に入力するとともに、リード指令Ｒ
Ｄまたはライト指令ＷＴがコントローラ５に入力する。
コントローラ５からＤＲＡＭ（ダイナミック・ランダム
アクセス・メモリ）４にアドレスが供給されることによ
りアクセスされ、同時にライトの場合には、右側からマ
ルチプレクサ６に入力したデータが、ここで各ブロック
（１）〜（４）ごとに上２ビットと下２ビットに切換え
られ、上側が選択されたときには、ＤＤｏ、１，４゜５
．８．９．Ｃ，Ｄの各ビットがＤＲＡＭＩＩに入力され
、書込まれる。マルチプレクサ６には、コントローラ５
に入力されるアドレスのＢＡＩＯ（最上位ビット）に接
続された制御信号がＳ端子に入力されており、これによ
って上半分のアドレスでアクセスされたときにはデータ
が反転された後にＤＲＡＭＩＩに書込まれる。逆に、下
半分のアドレスでアクセスされたときには、そのままの
データが書込まれる。一方、ＤＲＡＭＩ １から読出さ
れたデータは、一旦ラッチ回路１３にラッチされた後、
プロセッサに転送される。
アクセス・メモリ）４にアドレスが供給されることによ
りアクセスされ、同時にライトの場合には、右側からマ
ルチプレクサ６に入力したデータが、ここで各ブロック
（１）〜（４）ごとに上２ビットと下２ビットに切換え
られ、上側が選択されたときには、ＤＤｏ、１，４゜５
．８．９．Ｃ，Ｄの各ビットがＤＲＡＭＩＩに入力され
、書込まれる。マルチプレクサ６には、コントローラ５
に入力されるアドレスのＢＡＩＯ（最上位ビット）に接
続された制御信号がＳ端子に入力されており、これによ
って上半分のアドレスでアクセスされたときにはデータ
が反転された後にＤＲＡＭＩＩに書込まれる。逆に、下
半分のアドレスでアクセスされたときには、そのままの
データが書込まれる。一方、ＤＲＡＭＩ １から読出さ
れたデータは、一旦ラッチ回路１３にラッチされた後、
プロセッサに転送される。
効 果
以上説明したように１本発明によれば、極めて簡単なハ
ードウェアにより実現でき、データのしＳＢとＭＳＢの
反転を超高速で行うことが可能となる。
ードウェアにより実現でき、データのしＳＢとＭＳＢの
反転を超高速で行うことが可能となる。
第１図は本発明の一実施例を示すメモリ周辺のブロック
図、第２図は第１図のメモリマツプを示す図、第３図、
第４図はそれぞれ本発明の他の実施例を示すメモリ周辺
回路のブロック図、第５図は本発明の具体例を示すメモ
リ周辺回路の構成図である。 ■＝メモリ、２：マルチプレクサ、３ニアドレスデコー
ダ、４：ＤＲＡＭ、５：コントローラ、６：マルチプレ
クサ、７：ラッチ回路、１１ニアドレスバス、１２：デ
ータバス。 第 １ 図 第２図 （ａ） （ｂ）
図、第２図は第１図のメモリマツプを示す図、第３図、
第４図はそれぞれ本発明の他の実施例を示すメモリ周辺
回路のブロック図、第５図は本発明の具体例を示すメモ
リ周辺回路の構成図である。 ■＝メモリ、２：マルチプレクサ、３ニアドレスデコー
ダ、４：ＤＲＡＭ、５：コントローラ、６：マルチプレ
クサ、７：ラッチ回路、１１ニアドレスバス、１２：デ
ータバス。 第 １ 図 第２図 （ａ） （ｂ）
Claims (3)
- （１）複数の入出力機器に接続され、かつ入出力機器ご
とにデータのスタートビットがＬＳＢであるものと、Ｍ
ＳＢであるものが混在するコンピュータシステムにおい
て、メモリ手段と、該メモリ手段への書込みまたは読出
しの際に、データ列をそのまま入出力させる部分および
データ列のＬＳＢとＭＳＢを反転させて入出力させる部
分を具備したマルチプレクサとを有し、上記２つの入出
力部分の切換えを、上記メモリ手段のアドレスまたは入
出力機器アドレスの一部ないし全部により行うことを特
徴とするメモリ装置。 - （２）上記マルチプレクサの切換えは、メモリ・アドレ
スまたは入出力機器アドレスの最上位ビットにより行う
ことを特徴とする特許請求の範囲第１項記載のメモリ装
置。 - （３）上記マルチプレクサの切換えは、メモリアドレス
または入出力機器アドレスのデコード出力により行うこ
とを特徴とする特許請求の範囲第１項記載のメモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077284A JPS61235969A (ja) | 1985-04-11 | 1985-04-11 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077284A JPS61235969A (ja) | 1985-04-11 | 1985-04-11 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61235969A true JPS61235969A (ja) | 1986-10-21 |
Family
ID=13629567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077284A Pending JPS61235969A (ja) | 1985-04-11 | 1985-04-11 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61235969A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265323A (ja) * | 1986-12-19 | 1988-11-01 | Fujitsu Ltd | ビット配列変換方式 |
| JPS641050A (en) * | 1987-03-18 | 1989-01-05 | Hitachi Ltd | Computer system provided with byte order conversion mechanism |
| JPH01258123A (ja) * | 1988-04-08 | 1989-10-16 | Fuji Xerox Co Ltd | データ処理装置 |
| JPH02226419A (ja) * | 1989-02-28 | 1990-09-10 | Sharp Corp | データ配列変換制御方式 |
| US5253052A (en) * | 1991-04-12 | 1993-10-12 | Victor Company Of Japan, Ltd. | Apparatus for detecting relative motion between contents of successive fields of a video signal |
-
1985
- 1985-04-11 JP JP60077284A patent/JPS61235969A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265323A (ja) * | 1986-12-19 | 1988-11-01 | Fujitsu Ltd | ビット配列変換方式 |
| JPS641050A (en) * | 1987-03-18 | 1989-01-05 | Hitachi Ltd | Computer system provided with byte order conversion mechanism |
| JPH01258123A (ja) * | 1988-04-08 | 1989-10-16 | Fuji Xerox Co Ltd | データ処理装置 |
| JPH02226419A (ja) * | 1989-02-28 | 1990-09-10 | Sharp Corp | データ配列変換制御方式 |
| US5253052A (en) * | 1991-04-12 | 1993-10-12 | Victor Company Of Japan, Ltd. | Apparatus for detecting relative motion between contents of successive fields of a video signal |
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