JPS61235969A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS61235969A JPS61235969A JP60077284A JP7728485A JPS61235969A JP S61235969 A JPS61235969 A JP S61235969A JP 60077284 A JP60077284 A JP 60077284A JP 7728485 A JP7728485 A JP 7728485A JP S61235969 A JPS61235969 A JP S61235969A
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- JP
- Japan
- Prior art keywords
- memory
- address
- input
- data
- multiplexer
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、メモリ装置に関し、詳しくは、マイクロコン
ピュータシステムにおいて、データのMS B (M
ost 51gn1ficant Bit)と L
S B (Leas七S 1gn1ficant
B it)の反転を高速に行うメモリ装置に関するも
のである。
ピュータシステムにおいて、データのMS B (M
ost 51gn1ficant Bit)と L
S B (Leas七S 1gn1ficant
B it)の反転を高速に行うメモリ装置に関するも
のである。
従来技術
]ンピュータシステムで扱われる1ワード、1バイト等
のデータの最左端のビットをMSB(1!上位ビット)
、最右端のビットをLSB(最下位ビット)と呼ぶ(第
2図(b)参照)。マイクロコンピュータシステム内で
データ(この場合、パラレルデータ)を扱う場合、デー
タ列が(a)LSBから始まる系と、(b)MSBから
始まる系とがある。
のデータの最左端のビットをMSB(1!上位ビット)
、最右端のビットをLSB(最下位ビット)と呼ぶ(第
2図(b)参照)。マイクロコンピュータシステム内で
データ(この場合、パラレルデータ)を扱う場合、デー
タ列が(a)LSBから始まる系と、(b)MSBから
始まる系とがある。
マイクロコンピュータシステムの中には、これら(a)
と(b)の系が混在−するシステムも多い。゛すなわち
、複数個の入出力機器を接続しているプロセッサでは、
それらの入出力機器ごとに、LSBから始まるデータを
扱うものと、MSBがら始まるデータを扱うものとが混
在するため、プロセッサに入力されるデータは(a)と
(b)の系が混在してしまうことになる。(a)の系で
は、入力されたデータがMSBから始まる場合には、こ
れをLSBから始まるデータに変換する必要があり、ま
た。
と(b)の系が混在−するシステムも多い。゛すなわち
、複数個の入出力機器を接続しているプロセッサでは、
それらの入出力機器ごとに、LSBから始まるデータを
扱うものと、MSBがら始まるデータを扱うものとが混
在するため、プロセッサに入力されるデータは(a)と
(b)の系が混在してしまうことになる。(a)の系で
は、入力されたデータがMSBから始まる場合には、こ
れをLSBから始まるデータに変換する必要があり、ま
た。
(b)の系では、同じように、LSBから始まるデータ
をMSBから始まるデータに変換する必要がある。
をMSBから始まるデータに変換する必要がある。
従来、LSBとMSBの反転操作を行う場合。
ソフトウェアによりテーブルを作成し、そのテーブルを
参照することにより、データを反転している。しかし、
この方法では、1バイト単位またはlワード単位にソフ
トウェアで処理を行うため。
参照することにより、データを反転している。しかし、
この方法では、1バイト単位またはlワード単位にソフ
トウェアで処理を行うため。
ワード数の多いデータでは非常に時間がかかっている。
これは、大量のデータを扱う画像処理においては、致命
的な欠点となる。
的な欠点となる。
目 的
本発明の目的は、このような従来の欠点を解消し、コン
ピュータシステムにおいて、LSBとMSBの反転を、
高速かつ簡単に行うことが可能なメモリ装置を提供する
ことにある。
ピュータシステムにおいて、LSBとMSBの反転を、
高速かつ簡単に行うことが可能なメモリ装置を提供する
ことにある。
構 成
上記目的を達成するため、本発明のメモリ装置は、複数
の入出力機器に接続され、かつ入出力機器ごとにデータ
のスタートビットがLSBであるものと、MSBである
ものが混在するコンピュータシステムにおいて、メモリ
手段と、該メモリ手段への書込みまたは読出しの際に、
データ列をそのまま入出力させる部分およびデータ列の
LSBとMSBを反転させて入出力させる部分とを具備
したマルチプレクサとを有し、上記2つの入出力部分の
切換えを、上記メモリ手段のアドレスまたは入出力機器
アドレスの一部ないし全部により行うことに特徴がある
。
の入出力機器に接続され、かつ入出力機器ごとにデータ
のスタートビットがLSBであるものと、MSBである
ものが混在するコンピュータシステムにおいて、メモリ
手段と、該メモリ手段への書込みまたは読出しの際に、
データ列をそのまま入出力させる部分およびデータ列の
LSBとMSBを反転させて入出力させる部分とを具備
したマルチプレクサとを有し、上記2つの入出力部分の
切換えを、上記メモリ手段のアドレスまたは入出力機器
アドレスの一部ないし全部により行うことに特徴がある
。
以下、本発明の構成を、実施例により詳細に説明する。
第1図は、本発明の一実施例を示すメモリ装置周辺のブ
ロック図である。
ロック図である。
第1図において、1はメモリ、2はマルチプレクサ、1
1はアドレスバス、12はデータバス、RDはリード指
令信号、WTはライト指令信号、矢印はデータや信号の
転送方向をそれぞれ示す。
1はアドレスバス、12はデータバス、RDはリード指
令信号、WTはライト指令信号、矢印はデータや信号の
転送方向をそれぞれ示す。
第1図においては、メモリ1の入力側、つまりデータバ
ス12とメモリ1の間に、マルチプレクサ2を設ける。
ス12とメモリ1の間に、マルチプレクサ2を設ける。
マルチプレクサ2の入力部に、へ入力側とB入力側とを
設け、このうちA入力側のデータラインは、LSBとM
SBを反転させる。
設け、このうちA入力側のデータラインは、LSBとM
SBを反転させる。
また、B入力側のデータラインは1反転させることなく
、そのまま接続させる。さらに、マルチプレクサ2には
、セレクト端子Sが設けられており、この端子Sにアド
レスバス11の最上位ビット(AMB)を接続する。
、そのまま接続させる。さらに、マルチプレクサ2には
、セレクト端子Sが設けられており、この端子Sにアド
レスバス11の最上位ビット(AMB)を接続する。
ここで、マルチプレクサ2は最上位ビット(AMB)が
立ったときにはA側を選択し、AMBが立たないときに
はB側を選択する。アドレスは2進数表示であるため、
最上位ビットが′″171の場合と、最上位ビットが1
1011の場合とは、全アドレスの半分ずつであり、メ
モリ1の上半分と下半分に分割される。
立ったときにはA側を選択し、AMBが立たないときに
はB側を選択する。アドレスは2進数表示であるため、
最上位ビットが′″171の場合と、最上位ビットが1
1011の場合とは、全アドレスの半分ずつであり、メ
モリ1の上半分と下半分に分割される。
これによって、メモリの上位半分にライトするときには
、データはA側から入力し、LSBとMSBは反転され
てマルチプレクサ2に入力する。
、データはA側から入力し、LSBとMSBは反転され
てマルチプレクサ2に入力する。
また、下位半分にライトするときには、反転されること
なく、そのままで入力される。この場合のメモリマツプ
は、第2図(a)に示すようになる。
なく、そのままで入力される。この場合のメモリマツプ
は、第2図(a)に示すようになる。
すなわち、データをメモリ1にライトする場合に、第2
図(a)のように、半分より上位のアドレスがアクセス
されたときには、マルチプレクサ2によりLSBとMS
Bを反転してからライトし、半分より下位のアドレスが
アクセスされたときには。
図(a)のように、半分より上位のアドレスがアクセス
されたときには、マルチプレクサ2によりLSBとMS
Bを反転してからライトし、半分より下位のアドレスが
アクセスされたときには。
マルチプレクサ2をそのまま通過してメモリにライトす
る。なお、アドレスの最上位ビット(AMB)の信号線
にインバータを挿入するか、または選択が逆のマルチプ
レクサ2を用いれば、第2図(、)のメモリマツプは逆
方向になり、上位アドレスがそのままのデータ、下位ア
ドレスが反転データの格納配置となる。
る。なお、アドレスの最上位ビット(AMB)の信号線
にインバータを挿入するか、または選択が逆のマルチプ
レクサ2を用いれば、第2図(、)のメモリマツプは逆
方向になり、上位アドレスがそのままのデータ、下位ア
ドレスが反転データの格納配置となる。
以上の処理によって、メモリ1の上半分と下半分には、
反転されたデータと反転されないデータが区分されて格
納されるので、メモリ1をライドリードするだけで、つ
まりデータをメモリ1に格納するのみで、LSBとMS
Bの反転処理が行える。
反転されたデータと反転されないデータが区分されて格
納されるので、メモリ1をライドリードするだけで、つ
まりデータをメモリ1に格納するのみで、LSBとMS
Bの反転処理が行える。
第3図は、本発明の他の実施例を示すメモリ装置周辺の
ブロック図である。
ブロック図である。
第3図において、3はアドレスデコーダであり。
その他は第1図と同じ記号のものを示す。
ここでは、第1図におけるアドレスの最上位ビット(A
MB)をマルチプレクサ2に送出するかわりに、アドレ
スデコーダ3を設けて、このデコーダ3でアドレスをデ
コードすることにより、あらかじめ定められた範囲のア
ドレスがアクセスされたときのみ、マルチプレクサ2に
反転指令を送出して、データ列を反転させる。これによ
って、反転するメモリのエリアを任意に変更することが
できる1例えば、接続された入出力機器の殆んどがMS
Bから始まるデータを扱うのに対して、プロセッサのみ
はLSBから始まるデータを扱う場合には1反転データ
のメモリエリアの範囲を広くして、入力データの殆んど
を反転させた後、ライトすればよい。
MB)をマルチプレクサ2に送出するかわりに、アドレ
スデコーダ3を設けて、このデコーダ3でアドレスをデ
コードすることにより、あらかじめ定められた範囲のア
ドレスがアクセスされたときのみ、マルチプレクサ2に
反転指令を送出して、データ列を反転させる。これによ
って、反転するメモリのエリアを任意に変更することが
できる1例えば、接続された入出力機器の殆んどがMS
Bから始まるデータを扱うのに対して、プロセッサのみ
はLSBから始まるデータを扱う場合には1反転データ
のメモリエリアの範囲を広くして、入力データの殆んど
を反転させた後、ライトすればよい。
第4図は、本発明のさらに他の実施例を示すメモリ周辺
のブロック図である。
のブロック図である。
第4図では、メモリ1のデータアウト側にマルチプレク
サ2を設けている。すなわち、メモリ1からデータをリ
ードする際に、MSBとLSBを反転させるのである。
サ2を設けている。すなわち、メモリ1からデータをリ
ードする際に、MSBとLSBを反転させるのである。
この場合にも、前述の実施例の場合と全く同じ効果が得
られる。第4図の実施例においては、反転されたデータ
が実際に格納されていないが、読出されるときに反転さ
れるので、第2図(a)と同じメモリマツプで示される
。
られる。第4図の実施例においては、反転されたデータ
が実際に格納されていないが、読出されるときに反転さ
れるので、第2図(a)と同じメモリマツプで示される
。
なお、第4図では、アドレスの最上位ビットでマルチプ
レクサ2を切換えているが、このかわりに第3図のよう
にアドレスデコーダを設けて、その出力によりマルチプ
レクサ2を切換えることも勿論可能である。
レクサ2を切換えているが、このかわりに第3図のよう
にアドレスデコーダを設けて、その出力によりマルチプ
レクサ2を切換えることも勿論可能である。
また、これまでの実施例では、メモリアドレスの一部ま
たはそのデコーダ出力により、反転するか、そのままに
するかを選択しているが、これを入出力アドレス(I1
0アドレス)の一部またはデコーダ出力により切換える
ことも可能である。すなわち、プロセッサは入出力機器
に固有のアドレスを定め、このアドレスを指定すること
により入出力機器とのデータの授受を行っているが、こ
のとき指定された入出力アドレスの一部、またはこのア
ドレスをデコードした出力をマルチプレクサ2に送出し
て、その内容により反転させるか否かを選択させること
ができる。
たはそのデコーダ出力により、反転するか、そのままに
するかを選択しているが、これを入出力アドレス(I1
0アドレス)の一部またはデコーダ出力により切換える
ことも可能である。すなわち、プロセッサは入出力機器
に固有のアドレスを定め、このアドレスを指定すること
により入出力機器とのデータの授受を行っているが、こ
のとき指定された入出力アドレスの一部、またはこのア
ドレスをデコードした出力をマルチプレクサ2に送出し
て、その内容により反転させるか否かを選択させること
ができる。
第5図は、本発明の具体例を示すメモリ周辺の構成図で
ある。
ある。
プロセッサ(図示省略)からのアドレスBAI〜BAI
Oがコントローラ5に入力するとともに、リード指令R
Dまたはライト指令WTがコントローラ5に入力する。
Oがコントローラ5に入力するとともに、リード指令R
Dまたはライト指令WTがコントローラ5に入力する。
コントローラ5からDRAM(ダイナミック・ランダム
アクセス・メモリ)4にアドレスが供給されることによ
りアクセスされ、同時にライトの場合には、右側からマ
ルチプレクサ6に入力したデータが、ここで各ブロック
(1)〜(4)ごとに上2ビットと下2ビットに切換え
られ、上側が選択されたときには、DDo、1,4゜5
.8.9.C,Dの各ビットがDRAMIIに入力され
、書込まれる。マルチプレクサ6には、コントローラ5
に入力されるアドレスのBAIO(最上位ビット)に接
続された制御信号がS端子に入力されており、これによ
って上半分のアドレスでアクセスされたときにはデータ
が反転された後にDRAMIIに書込まれる。逆に、下
半分のアドレスでアクセスされたときには、そのままの
データが書込まれる。一方、DRAMI 1から読出さ
れたデータは、一旦ラッチ回路13にラッチされた後、
プロセッサに転送される。
アクセス・メモリ)4にアドレスが供給されることによ
りアクセスされ、同時にライトの場合には、右側からマ
ルチプレクサ6に入力したデータが、ここで各ブロック
(1)〜(4)ごとに上2ビットと下2ビットに切換え
られ、上側が選択されたときには、DDo、1,4゜5
.8.9.C,Dの各ビットがDRAMIIに入力され
、書込まれる。マルチプレクサ6には、コントローラ5
に入力されるアドレスのBAIO(最上位ビット)に接
続された制御信号がS端子に入力されており、これによ
って上半分のアドレスでアクセスされたときにはデータ
が反転された後にDRAMIIに書込まれる。逆に、下
半分のアドレスでアクセスされたときには、そのままの
データが書込まれる。一方、DRAMI 1から読出さ
れたデータは、一旦ラッチ回路13にラッチされた後、
プロセッサに転送される。
効 果
以上説明したように1本発明によれば、極めて簡単なハ
ードウェアにより実現でき、データのしSBとMSBの
反転を超高速で行うことが可能となる。
ードウェアにより実現でき、データのしSBとMSBの
反転を超高速で行うことが可能となる。
第1図は本発明の一実施例を示すメモリ周辺のブロック
図、第2図は第1図のメモリマツプを示す図、第3図、
第4図はそれぞれ本発明の他の実施例を示すメモリ周辺
回路のブロック図、第5図は本発明の具体例を示すメモ
リ周辺回路の構成図である。 ■=メモリ、2:マルチプレクサ、3ニアドレスデコー
ダ、4:DRAM、5:コントローラ、6:マルチプレ
クサ、7:ラッチ回路、11ニアドレスバス、12:デ
ータバス。 第 1 図 第2図 (a) (b)
図、第2図は第1図のメモリマツプを示す図、第3図、
第4図はそれぞれ本発明の他の実施例を示すメモリ周辺
回路のブロック図、第5図は本発明の具体例を示すメモ
リ周辺回路の構成図である。 ■=メモリ、2:マルチプレクサ、3ニアドレスデコー
ダ、4:DRAM、5:コントローラ、6:マルチプレ
クサ、7:ラッチ回路、11ニアドレスバス、12:デ
ータバス。 第 1 図 第2図 (a) (b)
Claims (3)
- (1)複数の入出力機器に接続され、かつ入出力機器ご
とにデータのスタートビットがLSBであるものと、M
SBであるものが混在するコンピュータシステムにおい
て、メモリ手段と、該メモリ手段への書込みまたは読出
しの際に、データ列をそのまま入出力させる部分および
データ列のLSBとMSBを反転させて入出力させる部
分を具備したマルチプレクサとを有し、上記2つの入出
力部分の切換えを、上記メモリ手段のアドレスまたは入
出力機器アドレスの一部ないし全部により行うことを特
徴とするメモリ装置。 - (2)上記マルチプレクサの切換えは、メモリ・アドレ
スまたは入出力機器アドレスの最上位ビットにより行う
ことを特徴とする特許請求の範囲第1項記載のメモリ装
置。 - (3)上記マルチプレクサの切換えは、メモリアドレス
または入出力機器アドレスのデコード出力により行うこ
とを特徴とする特許請求の範囲第1項記載のメモリ装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60077284A JPS61235969A (ja) | 1985-04-11 | 1985-04-11 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60077284A JPS61235969A (ja) | 1985-04-11 | 1985-04-11 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61235969A true JPS61235969A (ja) | 1986-10-21 |
Family
ID=13629567
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60077284A Pending JPS61235969A (ja) | 1985-04-11 | 1985-04-11 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61235969A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63265323A (ja) * | 1986-12-19 | 1988-11-01 | Fujitsu Ltd | ビット配列変換方式 |
JPS641050A (en) * | 1987-03-18 | 1989-01-05 | Hitachi Ltd | Computer system provided with byte order conversion mechanism |
JPH01258123A (ja) * | 1988-04-08 | 1989-10-16 | Fuji Xerox Co Ltd | データ処理装置 |
JPH02226419A (ja) * | 1989-02-28 | 1990-09-10 | Sharp Corp | データ配列変換制御方式 |
US5253052A (en) * | 1991-04-12 | 1993-10-12 | Victor Company Of Japan, Ltd. | Apparatus for detecting relative motion between contents of successive fields of a video signal |
-
1985
- 1985-04-11 JP JP60077284A patent/JPS61235969A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63265323A (ja) * | 1986-12-19 | 1988-11-01 | Fujitsu Ltd | ビット配列変換方式 |
JPS641050A (en) * | 1987-03-18 | 1989-01-05 | Hitachi Ltd | Computer system provided with byte order conversion mechanism |
JPH01258123A (ja) * | 1988-04-08 | 1989-10-16 | Fuji Xerox Co Ltd | データ処理装置 |
JPH02226419A (ja) * | 1989-02-28 | 1990-09-10 | Sharp Corp | データ配列変換制御方式 |
US5253052A (en) * | 1991-04-12 | 1993-10-12 | Victor Company Of Japan, Ltd. | Apparatus for detecting relative motion between contents of successive fields of a video signal |
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