JP2969825B2 - デュアルポートメモリ - Google Patents
デュアルポートメモリInfo
- Publication number
- JP2969825B2 JP2969825B2 JP2176920A JP17692090A JP2969825B2 JP 2969825 B2 JP2969825 B2 JP 2969825B2 JP 2176920 A JP2176920 A JP 2176920A JP 17692090 A JP17692090 A JP 17692090A JP 2969825 B2 JP2969825 B2 JP 2969825B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- input
- port
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1678—Details of memory controller using bus width
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば、マルチプロセッサ装置を構成する
各プロセッサ間におけるデータ転送に用いられるデュア
ルポートメモリに関し、さらに詳細には、異なるデータ
バス幅を有するプロセッサ間のデータ転送手段に適用し
て好適なデュアルポートメモリに関するものである。
各プロセッサ間におけるデータ転送に用いられるデュア
ルポートメモリに関し、さらに詳細には、異なるデータ
バス幅を有するプロセッサ間のデータ転送手段に適用し
て好適なデュアルポートメモリに関するものである。
従来、デュアルポートメモリを構成するそれぞれの入
出力ポートのデータビット数は同数である。そのため、
データ転送を行うプロセッサ同士のデータバス幅が異な
る場合、例えば、８ビットマイクロプロセッサと16ビッ
トマイクロプロセッサとの間でデータ転送を行う場合に
は、次に述べるような二つの技術が採用されていた。
出力ポートのデータビット数は同数である。そのため、
データ転送を行うプロセッサ同士のデータバス幅が異な
る場合、例えば、８ビットマイクロプロセッサと16ビッ
トマイクロプロセッサとの間でデータ転送を行う場合に
は、次に述べるような二つの技術が採用されていた。
第１の技術は、入出力データビット数が８ビットのデ
ュアルポートメモリを１個用い、このデュアルポートメ
モリの一方の入出力ポートを８ビットマイクロプロセッ
サのデータバスに接続し、他方の入出力ポートを16ビッ
トマイクロプロセッサのデータバスの中、上位または下
位の８ビットデータバスのどちらか一方のデータバスに
接続してデータ転送を行うようにしたものである。
ュアルポートメモリを１個用い、このデュアルポートメ
モリの一方の入出力ポートを８ビットマイクロプロセッ
サのデータバスに接続し、他方の入出力ポートを16ビッ
トマイクロプロセッサのデータバスの中、上位または下
位の８ビットデータバスのどちらか一方のデータバスに
接続してデータ転送を行うようにしたものである。
第２の技術は、入出力データビット数が８ビットのデ
ュアルポートメモリを２個用い、この２個のデュアルポ
ートメモリのそれぞれ一方の入出力ポートを８ビットマ
イクロプロセッサのデータバスに接続するとともに、接
続したそれぞれの入出力ポートを８ビットマイクロプロ
セッサの偶数アドレスと奇数アドレスとに割り付け、残
りのそれぞれ他方の入出力ポートを16ビットマイクロプ
ロセッサのデータバスの中、上位と下位の８ビットデー
タバスにそれぞれ接続してデータ転送を行うようにした
ものである。
ュアルポートメモリを２個用い、この２個のデュアルポ
ートメモリのそれぞれ一方の入出力ポートを８ビットマ
イクロプロセッサのデータバスに接続するとともに、接
続したそれぞれの入出力ポートを８ビットマイクロプロ
セッサの偶数アドレスと奇数アドレスとに割り付け、残
りのそれぞれ他方の入出力ポートを16ビットマイクロプ
ロセッサのデータバスの中、上位と下位の８ビットデー
タバスにそれぞれ接続してデータ転送を行うようにした
ものである。
しかしながら、上記第１の技術においては、16ビット
マイクロプロセッサから８ビットマイクロプロセッサに
データを転送する場合に、16ビットマイクロプロセッサ
とデュアルポートメモリ間のデータ転送において、16ビ
ットマイクロプロセッサにおける上位または下位の８ビ
ットデータ入出力線のみしか使用されないため、データ
転送に時間を要し、高速のデータ処理ができないという
等の問題があった。
マイクロプロセッサから８ビットマイクロプロセッサに
データを転送する場合に、16ビットマイクロプロセッサ
とデュアルポートメモリ間のデータ転送において、16ビ
ットマイクロプロセッサにおける上位または下位の８ビ
ットデータ入出力線のみしか使用されないため、データ
転送に時間を要し、高速のデータ処理ができないという
等の問題があった。
また、第２の技術においては、８ビットマイクロプロ
セッサから16ビットマイクロプロセッサに16ビットのデ
ータを転送する場合に、８ビットマイクロプロセッサか
ら出力された偶数アドレスに対応する８ビットデータが
デュアルポートメモリに書き込まれた後、奇数アドレス
に対応する８ビットデータがデュアルポートメモリに書
き込まれる以前には、16ビットマイクロプロセッサが新
たな16ビットのデータを読み込まないような排他的制御
を行う必要があり、この排他的制御を行うために、論理
回路を付加しなければならないことから、部品点数が多
くなり、結局、異なるデータバス幅を有するプロセッサ
を備えるマルチプロセッサ装置が大型になるという問題
があった。
セッサから16ビットマイクロプロセッサに16ビットのデ
ータを転送する場合に、８ビットマイクロプロセッサか
ら出力された偶数アドレスに対応する８ビットデータが
デュアルポートメモリに書き込まれた後、奇数アドレス
に対応する８ビットデータがデュアルポートメモリに書
き込まれる以前には、16ビットマイクロプロセッサが新
たな16ビットのデータを読み込まないような排他的制御
を行う必要があり、この排他的制御を行うために、論理
回路を付加しなければならないことから、部品点数が多
くなり、結局、異なるデータバス幅を有するプロセッサ
を備えるマルチプロセッサ装置が大型になるという問題
があった。
本発明は、かかる点に鑑みてなされたものであって、
異なるデータバス幅を有するプロセッサ間のデータ転送
を効率よく行なうことのできる優れたデュアルポートメ
モリを提供することを目的とする。
異なるデータバス幅を有するプロセッサ間のデータ転送
を効率よく行なうことのできる優れたデュアルポートメ
モリを提供することを目的とする。
前記の課題を解決するために、本発明のデュアルポー
トメモリは、2m行×2n列から形成される（2m×2n×ｋ）
ビットのメモリ容量を有するメモリセルと、このメモリ
セルに接続されるｋビットのデータ入出力線と（ｍ＋
ｎ）ビットのアドレス入力線との制御入力線とを有する
第１のポートと、上記メモリセルに接続される（2N×
ｋ）ビットのデータ入出力線と（ｍ＋ｎ−Ｎ）ビットの
アドレス入力線とビットの制御入力線とを有する第２の
ポートと、この第２のポートのアドレス入力線から供給
される下位（ｎ−Ｎ）ビットのアドレスデータをデコー
ドする2N個の列デコーダと、上記第２のポートのデータ
入出力線と上記メモリセルのデータ入出力線間に挿入さ
れる2N個の入出力回路とを備えたことを特徴としてい
る。
トメモリは、2m行×2n列から形成される（2m×2n×ｋ）
ビットのメモリ容量を有するメモリセルと、このメモリ
セルに接続されるｋビットのデータ入出力線と（ｍ＋
ｎ）ビットのアドレス入力線との制御入力線とを有する
第１のポートと、上記メモリセルに接続される（2N×
ｋ）ビットのデータ入出力線と（ｍ＋ｎ−Ｎ）ビットの
アドレス入力線とビットの制御入力線とを有する第２の
ポートと、この第２のポートのアドレス入力線から供給
される下位（ｎ−Ｎ）ビットのアドレスデータをデコー
ドする2N個の列デコーダと、上記第２のポートのデータ
入出力線と上記メモリセルのデータ入出力線間に挿入さ
れる2N個の入出力回路とを備えたことを特徴としてい
る。
上記のように構成される本発明デュアルポートメモリ
では、2N個の列デコーダの中の１番目の列デコーダが、
（ｍ＋ｎ−Ｎ）ビットのアドレス入力線から入力される
アドレスデータの中、下位（ｎ−Ｎ）ビットデータをＮ
ビットだけ左へシフトし、さらに下位Ｎビットデータを
“0"にした後、このアドレスデータをデコードし、2N個
の入出力回路の中の１番目の入出力回路に出力する。こ
の１番目の入出力回路は2m行×2n列からなる（2m×2n×
ｋ）ビットのメモリセル中の上記（ｍ＋ｎ−Ｎ）ビット
のアドレスデータの上位ｍビットによって選択された１
行の2n個のｋビットデータから、上記１番目の列デコー
ダでデコードされたアドレスデータに相当するアドレス
のｋビットデータを外部のプロセッサに対して入出力す
る。
では、2N個の列デコーダの中の１番目の列デコーダが、
（ｍ＋ｎ−Ｎ）ビットのアドレス入力線から入力される
アドレスデータの中、下位（ｎ−Ｎ）ビットデータをＮ
ビットだけ左へシフトし、さらに下位Ｎビットデータを
“0"にした後、このアドレスデータをデコードし、2N個
の入出力回路の中の１番目の入出力回路に出力する。こ
の１番目の入出力回路は2m行×2n列からなる（2m×2n×
ｋ）ビットのメモリセル中の上記（ｍ＋ｎ−Ｎ）ビット
のアドレスデータの上位ｍビットによって選択された１
行の2n個のｋビットデータから、上記１番目の列デコー
ダでデコードされたアドレスデータに相当するアドレス
のｋビットデータを外部のプロセッサに対して入出力す
る。
次に、２番目の列デコーダは、（ｍ＋ｎ−Ｎ）ビット
のアドレス入力線から入力されるアドレスデータの中、
下位（ｎ−Ｎ）ビットデータをＮビットだけ左へシフト
し、さらに下位Ｎビットデータを“1"にした後、このア
ドレスデータをデコードし、２番目の入出力回路に出力
する。この２番目の入出力回路は2m行×2n列から形成さ
れる（2m×2n×ｋ）ビットのメモリセル中の上記アドレ
スの上位ｍビットによって選択された１行の2n個のｋビ
ットデータから、上記２番目の列デコーダでデコードさ
れたアドレスデータに相当するアドレスのｋビットデー
タを外部のプロセッサに対して入出力する。同様に、2N
番目のデコーダは、（ｍ＋ｎ−Ｎ）ビットのアドレス入
力線から入力されるアドレスの下位（ｎ−Ｎ）ビットの
信号をＮビットだけ左へシフトし、さらに下位Ｎビット
を“2N−1"にした後、このアドレスデータをデコード
し、2N番目の入出力回路に出力する。この2N番目の入出
力回路は2m行×2n列から形成される（2m×2n×ｋ）ビッ
トのメモリセル中の上記アドレスの上位ｍビットによっ
て選択された１行の2n個のｋビットデータから、上記2N
番目の列デコーダでデコードされたアドレスデータに相
当するアドレスのｋビットデータを外部のプロセッサに
対して入出力する。
のアドレス入力線から入力されるアドレスデータの中、
下位（ｎ−Ｎ）ビットデータをＮビットだけ左へシフト
し、さらに下位Ｎビットデータを“1"にした後、このア
ドレスデータをデコードし、２番目の入出力回路に出力
する。この２番目の入出力回路は2m行×2n列から形成さ
れる（2m×2n×ｋ）ビットのメモリセル中の上記アドレ
スの上位ｍビットによって選択された１行の2n個のｋビ
ットデータから、上記２番目の列デコーダでデコードさ
れたアドレスデータに相当するアドレスのｋビットデー
タを外部のプロセッサに対して入出力する。同様に、2N
番目のデコーダは、（ｍ＋ｎ−Ｎ）ビットのアドレス入
力線から入力されるアドレスの下位（ｎ−Ｎ）ビットの
信号をＮビットだけ左へシフトし、さらに下位Ｎビット
を“2N−1"にした後、このアドレスデータをデコード
し、2N番目の入出力回路に出力する。この2N番目の入出
力回路は2m行×2n列から形成される（2m×2n×ｋ）ビッ
トのメモリセル中の上記アドレスの上位ｍビットによっ
て選択された１行の2n個のｋビットデータから、上記2N
番目の列デコーダでデコードされたアドレスデータに相
当するアドレスのｋビットデータを外部のプロセッサに
対して入出力する。
以下、本発明にかかるデュアルポートメモリの一実施
例を添付の図面を参照して詳しく説明する。
例を添付の図面を参照して詳しく説明する。
図面は一実施例の構成を示す回路ブロック図である。
図面から理解されるように、このデュアルポートメモリ
は第１のポート（以下Ａポートという）に８ビットデー
タD0〜D7のデータ入出力ポートに備え、第２のポート
（以下Ｂポートという）に16ビットのデータD0〜D15の
入出力ポートを備えている。
図面から理解されるように、このデュアルポートメモリ
は第１のポート（以下Ａポートという）に８ビットデー
タD0〜D7のデータ入出力ポートに備え、第２のポート
（以下Ｂポートという）に16ビットのデータD0〜D15の
入出力ポートを備えている。
図において、１はメモリセルで、（2m×2n×８（ｋ＝
８））ビットのメモリ容量を有している。２はＡポート
行デコーダで、ｍビットのAn+m-1〜Anアドレスデータを
入力するＡポート上位アドレスデータ入力線３が持続さ
れている。４はＡポート入出力回路で、指定されたアド
レスに基づいて、Ａポートデータ入力出力線７から８ビ
ットデータD0〜D7を入出力するものである。５はＡポー
ト列デコーダで、ｎビットのAn-1〜A0アドレスデータを
入力するＡポート下位アドレス入力線６が持続されてい
る。８はＡポート制御入力線である。９は調停回路で、
ＡポートとＢポートから同時にメモリセル１がアクセス
されないようにする調停機能を備えている。
８））ビットのメモリ容量を有している。２はＡポート
行デコーダで、ｍビットのAn+m-1〜Anアドレスデータを
入力するＡポート上位アドレスデータ入力線３が持続さ
れている。４はＡポート入出力回路で、指定されたアド
レスに基づいて、Ａポートデータ入力出力線７から８ビ
ットデータD0〜D7を入出力するものである。５はＡポー
ト列デコーダで、ｎビットのAn-1〜A0アドレスデータを
入力するＡポート下位アドレス入力線６が持続されてい
る。８はＡポート制御入力線である。９は調停回路で、
ＡポートとＢポートから同時にメモリセル１がアクセス
されないようにする調停機能を備えている。
10はＢポート行デコーダで、ｍビットのAn+m-1〜Anア
ドレスデータを入力するＢポート上位アドレスデータ入
力線11が接続されている。12,14はＢポート入出力回路
で、指定されたアドレスに基づいて、それぞれ、Ｂポー
トデータ入力出力線17,18から８ビットデータD0〜D7お
よび８ビットデータD8〜D15を入出力するものである。1
3,15はそれぞれＢポート列デコーダで、（ｎ−１）ビッ
トのAn-1〜A1アドレスデータを入力するＢポート下位ア
ドレス入力線16が接続されている。19はＢポート制御入
力線である。
ドレスデータを入力するＢポート上位アドレスデータ入
力線11が接続されている。12,14はＢポート入出力回路
で、指定されたアドレスに基づいて、それぞれ、Ｂポー
トデータ入力出力線17,18から８ビットデータD0〜D7お
よび８ビットデータD8〜D15を入出力するものである。1
3,15はそれぞれＢポート列デコーダで、（ｎ−１）ビッ
トのAn-1〜A1アドレスデータを入力するＢポート下位ア
ドレス入力線16が接続されている。19はＢポート制御入
力線である。
次に、上記実施例の動作について説明する。先ず、Ａ
ポート側に接続された図示しない８ビットマイクロプロ
セッサからメモリセル１がアクセスされた場合について
説明する。
ポート側に接続された図示しない８ビットマイクロプロ
セッサからメモリセル１がアクセスされた場合について
説明する。
この場合、公知のシーケンスに基づいて上位アドレス
入力線３からAn+m-1〜Anのｍビットのアドレスデータが
行デコーダ２に供給され、下位アドレス入力線６からA
n-1〜A0のｎビットのアドレスデータが列デコーダ５に
供給され、さらに制御入力線８からメモリ制御信号が調
停回路９に供給されると、これらのアドレスデータ等に
より選択されたメモリセル１に記憶されている８ビット
のデータが入出力回路４およびデータ入出力線７を介し
て上記８ビットマイクロプロセッサに転送される。８ビ
ットマイクロプロセッサからメモリセル１に対するデー
タの転送も同様である。
入力線３からAn+m-1〜Anのｍビットのアドレスデータが
行デコーダ２に供給され、下位アドレス入力線６からA
n-1〜A0のｎビットのアドレスデータが列デコーダ５に
供給され、さらに制御入力線８からメモリ制御信号が調
停回路９に供給されると、これらのアドレスデータ等に
より選択されたメモリセル１に記憶されている８ビット
のデータが入出力回路４およびデータ入出力線７を介し
て上記８ビットマイクロプロセッサに転送される。８ビ
ットマイクロプロセッサからメモリセル１に対するデー
タの転送も同様である。
次に、Ｂポート側に接続された図示しない16ビットマ
イクロプロセッサからメモリセル１がアクセスされた場
合について説明する。この場合、上位アドレス入力線11
からAn+m-1〜Anのｍビットのアドレスデータと、下位ア
ドレス入力線16からAn-1〜A1の（ｎ−１）ビットのアド
レスデータと、制御入力線19からメモリ制御信号がデュ
アルポートメモリに供給されると、上位ｍビットのアド
レスデータが供給された行デコーダ10はメモリセル１上
の2m本の行ラインの中の１行のデータを選択する。メモ
リセル１上の選択された１行の2n×８ビットのデータは
入出力回路12および入出力回路14に出力される。上記
（ｎ−１（Ｎ＝１））ビットの下位アドレスが供給され
た列デコーダ13は、このアドレスデータを１ビットだけ
左へシフトし、最下位ビットをデータ“0"にした後、こ
のｎビットになったアドレスデータをデコードし、メモ
リセル１の2n本の列のラインの内の１本を選択して入出
力回路12に出力する。
イクロプロセッサからメモリセル１がアクセスされた場
合について説明する。この場合、上位アドレス入力線11
からAn+m-1〜Anのｍビットのアドレスデータと、下位ア
ドレス入力線16からAn-1〜A1の（ｎ−１）ビットのアド
レスデータと、制御入力線19からメモリ制御信号がデュ
アルポートメモリに供給されると、上位ｍビットのアド
レスデータが供給された行デコーダ10はメモリセル１上
の2m本の行ラインの中の１行のデータを選択する。メモ
リセル１上の選択された１行の2n×８ビットのデータは
入出力回路12および入出力回路14に出力される。上記
（ｎ−１（Ｎ＝１））ビットの下位アドレスが供給され
た列デコーダ13は、このアドレスデータを１ビットだけ
左へシフトし、最下位ビットをデータ“0"にした後、こ
のｎビットになったアドレスデータをデコードし、メモ
リセル１の2n本の列のラインの内の１本を選択して入出
力回路12に出力する。
入出力回路12はメモリセル１から出力された2n×８ビ
ットのデータの中から上記列デコーダ13によって選択さ
れた８ビットのデータをD0〜D7のデータ入出力線17を介
して上記16ビットマイクロプロセッサの偶数アドレス側
に転送する。
ットのデータの中から上記列デコーダ13によって選択さ
れた８ビットのデータをD0〜D7のデータ入出力線17を介
して上記16ビットマイクロプロセッサの偶数アドレス側
に転送する。
また、上記（ｎ−１）ビットの下位アドレスデータが
供給された列デコーダ15は、このアドレスデータを１ビ
ットだけ左へシフトし、最下位ビットをデータ“1"にし
た後、このｎビットになったアドレスデータをデコード
し、メモリセル１の2n本の列ラインの中の１本を選択し
て入出力回路14に出力する。入出力回路14はメモリセル
１から出力された2n×８ビッのデータの中から上記列デ
コーダ15によって選択された８ビットのデータをD8〜D
15のデータ入出力線18を介して上記16ビットマイクロプ
ロセッサの奇数アドレス側に転送する。16ビットマイク
ロプロセッサからメモリセル１に対するデータの転送も
同様である。
供給された列デコーダ15は、このアドレスデータを１ビ
ットだけ左へシフトし、最下位ビットをデータ“1"にし
た後、このｎビットになったアドレスデータをデコード
し、メモリセル１の2n本の列ラインの中の１本を選択し
て入出力回路14に出力する。入出力回路14はメモリセル
１から出力された2n×８ビッのデータの中から上記列デ
コーダ15によって選択された８ビットのデータをD8〜D
15のデータ入出力線18を介して上記16ビットマイクロプ
ロセッサの奇数アドレス側に転送する。16ビットマイク
ロプロセッサからメモリセル１に対するデータの転送も
同様である。
本発明は上述した実施例に限定されるものではなく、
その趣旨を逸脱しない範囲において種々の変更を加える
ことができる。
その趣旨を逸脱しない範囲において種々の変更を加える
ことができる。
例えば、本実施例においては、Ｂポート入出力回路1
2,14にメモリセル１の2n本の列ラインがすべて入力され
る構成にされているが、これに限らず、偶数ライン目の
列ラインを入出力回路12に供給し、奇数ライン目の列ラ
インを入出力回路14に供給するようにして、列デコーダ
13および列デコーダ15が（ｎ−１）ビットの下位アドレ
スデータを供給して最下位ビット側に１ビットのデータ
を付加することなくデコードして、このデコードされた
アドレスデータに基づき、入出力回路12および入出力回
路14に供給された2n-1×８ビットのデータから８ビット
のデータを選択し、それぞれデータ入出力線17およびデ
ータ入出力線18を介して、16ビットマイクロプロセッサ
の偶数アドレス側８ビットデータバスおよび奇数アドレ
ス側８ビットデータバスとの間でデータの転送を行うよ
うに変更することも可能である。
2,14にメモリセル１の2n本の列ラインがすべて入力され
る構成にされているが、これに限らず、偶数ライン目の
列ラインを入出力回路12に供給し、奇数ライン目の列ラ
インを入出力回路14に供給するようにして、列デコーダ
13および列デコーダ15が（ｎ−１）ビットの下位アドレ
スデータを供給して最下位ビット側に１ビットのデータ
を付加することなくデコードして、このデコードされた
アドレスデータに基づき、入出力回路12および入出力回
路14に供給された2n-1×８ビットのデータから８ビット
のデータを選択し、それぞれデータ入出力線17およびデ
ータ入出力線18を介して、16ビットマイクロプロセッサ
の偶数アドレス側８ビットデータバスおよび奇数アドレ
ス側８ビットデータバスとの間でデータの転送を行うよ
うに変更することも可能である。
以上のように、本発明のデュアルポートメモリによれ
ば、デュアルポートメモリのデータ入出力ポートのデー
タビット数をこのデュアルポートメモリに接続されるプ
ロセッサのデータバス幅に合致させるようにしているの
で、異なるデータバス幅を有するプロセッサ間のデータ
転送を効率よく行なうことができる。
ば、デュアルポートメモリのデータ入出力ポートのデー
タビット数をこのデュアルポートメモリに接続されるプ
ロセッサのデータバス幅に合致させるようにしているの
で、異なるデータバス幅を有するプロセッサ間のデータ
転送を効率よく行なうことができる。
したがって、データの転送が比較的高速に行えるとい
う利点を有する。
う利点を有する。
図は本発明の一実施例におけるデュアルポートメモリの
回路ブロック図である。 １……メモリセル、 3,6,11,16……アドレス入力線、 4,12,14……入出力回路、 5,13,15……列デコーダ、 7,17,18……データ入出力線、 19……制御入力線、９……調停回路。
回路ブロック図である。 １……メモリセル、 3,6,11,16……アドレス入力線、 4,12,14……入出力回路、 5,13,15……列デコーダ、 7,17,18……データ入出力線、 19……制御入力線、９……調停回路。
Claims (1)
- 【請求項１】2m行×2n列から形成される（2m×2n×ｋ）
ビットのメモリ容量を有するメモリセルと、 このメモリセルに接続されるｋビットのデータ入出力線
と（ｍ＋ｎ）ビットのアドレス入力線と制御入力線とを
有する第１のポートと、 上記メモリセルに接続される（2N×ｋ）ビットのデータ
入出力線と（ｍ＋ｎ−Ｎ）ビットのアドレス入力線と制
御入力線とを有する第２のポートと、 この第２のポートのアドレス入力線から供給される下位
（ｎ−Ｎ）ビットのアドレスデータをデコードする2N個
の列デコーダと、 上記第２のポートのデータ入出力線と上記メモリセルの
データ入出力線間に挿入される2N個の入出力回路とを備
えたことを特徴とするデュアルポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176920A JP2969825B2 (ja) | 1990-07-04 | 1990-07-04 | デュアルポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176920A JP2969825B2 (ja) | 1990-07-04 | 1990-07-04 | デュアルポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464990A JPH0464990A (ja) | 1992-02-28 |
| JP2969825B2 true JP2969825B2 (ja) | 1999-11-02 |
Family
ID=16022077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176920A Expired - Fee Related JP2969825B2 (ja) | 1990-07-04 | 1990-07-04 | デュアルポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969825B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4978473B2 (ja) * | 2005-12-27 | 2012-07-18 | 富士通株式会社 | Ｓｒａｍ回路、及び、これを用いたバッファ回路 |
-
1990
- 1990-07-04 JP JP2176920A patent/JP2969825B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464990A (ja) | 1992-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5261068A (en) | Dual path memory retrieval system for an interleaved dynamic RAM memory unit | |
| JP3992873B2 (ja) | 同期ランダムアクセスメモリ | |
| US4773048A (en) | Semiconductor memory device having even and odd numbered bank memories | |
| JPH06290585A (ja) | デュアルポートメモリ | |
| JPS62152050A (ja) | 半導体メモリ | |
| JPH0255878B2 (ja) | ||
| JPH0378720B2 (ja) | ||
| US4639894A (en) | Data transferring method | |
| JP2969825B2 (ja) | デュアルポートメモリ | |
| JPH0328718B2 (ja) | ||
| JPH023163A (ja) | 多ポートメモリ | |
| JPS60133587A (ja) | 半導体記憶装置 | |
| US5276846A (en) | Fast access memory structure | |
| JPH10116226A (ja) | 半導体記憶装置のアドレス整列装置 | |
| JPS6148189A (ja) | 半導体記憶装置 | |
| JPH0512883A (ja) | シーケンシヤルメモリ | |
| JPS6097454A (ja) | デ−タ処理装置 | |
| JPS61235969A (ja) | メモリ装置 | |
| JPS6175444A (ja) | レジスタフアイル集積回路 | |
| JPH0810443B2 (ja) | メモリ制御回路 | |
| JPS61224050A (ja) | メモリアクセス回路 | |
| JPH0464988A (ja) | Ｆｉｆｏメモリ | |
| JPH01171191A (ja) | 演算機能付記憶素子 | |
| JPS6180331A (ja) | 可変長デ−タ処理装置 | |
| JPH03223950A (ja) | バス変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |