JPS6097454A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアドレスψバスとデータΦパスとに接続された
記憶装置に対してデータの人出力を制御するデータ処理
装置に関する。

一般に、メモリのアクセスは、ワード単位（８ビｙ）、
１６ビツト、あるいは３２ビツト等）で行なわれる。数
値処理にメモリを使用する場合、一般には１ワードが処
理の最小単位となる。しかしながら、画像処理分野等に
於いては、メモリは画像を格納するために使用されるた
め、１画素が１ビ、ト（２値画像の場合〕に対応し、処
理の最小単位はエビ、トとなる。したがって、従来のよ
うなワード・バウンダリーなアクセスでは不都合なこと
が多い。

例えば、画像の”切り出し″“はめこみ”は、ビット・
バウンダリーな処理の典型である。第１図は画像Ａから
画像Ｂを”切り出す７様子を示している。画像Ａの１ワ
ードはメモリの１ワードに対応しているものとする。画
像Ｂを画像Ａから１切り出す“際、ワード単位で行なえ
る場合は問題ないが、問題になるのは第１図のように１
ワードの途中から゛切り出す″ような場合である。以下
、１ワード＝８ビ、トとして説明する。第２図に、画像
Ｂの斜線部分１ワードと、画像Ｂの斜線部分１ワードが
またがっている画像Ａの２ワードを示す。第２図中、７
〜０は、画像Ａのアドレ。

シンク、すなわち当該メモリのアドレッシングにしたが
って各ビットに付けられたビット番号である。画像Ａで
指す１ワード目のアドレスをａとすると、２ワード目の
アドレスはａ＋１となる。アドレスａで指される１ワー
ドのうち、切り出したい画像の左端にあたるビットのビ
ット番号を、先頭ビット番号と呼ぶことにする。従来の
ソフトウェア手法を用いて第２図に示しである斜線部分
を切り出す手順は次のようになる； （１）　アドレスａで指される１ワードをＨレジスタに
ロードする （１１）アドレスａ＋１で指される１ワードをＬレジス
タにロードする （１１訃　シフト数を計算する： （シフト数）＝７−（先頭ビット番号）ＧＶ　Ｌレジス
タを左へ１ビ、トシフトする（最上位はキャリービット
へシフトされる） （ψ　Ｈレジスタを左へエビ、トキャリー付シフトする
（最下位にはキャリービットが入る）（Ｖｌ　シフト回
数をカウントし、シフト回数がシフト数と一致するまで
、上記ＩＶ）、Ｍを繰り返す。

以上のように、従来のソフトウェア手法では、同一アド
レスで指されない１ワ一ド分のデータをアクセスするに
は最低でも６ステ、ブを要していた。さらに、最悪の場
合には、シフト回数が７回となり、ステ、プ数は２０数
ステ、プに達し、処理時間が大幅に増大するという欠点
を有していた。

本発明の目的はワードを単位とするメモリアクセスに加
えてワード内の任意ビット位置を処理の境界とする制御
が可能なデータ処理装置を提供することを目的とする。

本発明は１アドレスに対してワード単位にアクセスされ
るように構成されたメモリと、少なくとも２アドレスに
よって指定される２ワードのデータに対して各ワードの
一部のピット同志を選択する回路とを有し、この選択回
路によって前記メモリのデータをビットを境界としてア
クセスできるようにしたことを特徴とする。

本発明の一実施例によれば外部アドレス・バスと外部デ
ータ・バスとに接続され、ワード単位にアクセスできる
メモリを有する記憶装置において、前記メモリが各ワー
ドの同一ビット位置にあるビ、トの集合として構成され
ており、外部からのアドレス情報により同時に複数個の
異なるアドレスを発生する第１の手段と、前記ビットの
集合として構成されたメモリを前記第１の手段で発生し
たアドレスのいずれかによってアクセスできる第２の手
段とを有することにより、前記メモリのワード単位のア
クセスを異なるアドレスによって同時にできるデータ処
理装置を得る。

また本発明の他の実施例によれば、ｎビットを１ワード
・データとするメモリ装置に於いて、第１のメモリ部と
第２のメモリ部を設け、前記第１のメモリ部のアドレス
Ａに格納されているデータの内のｍビ、トと、前記第１
のメモリ部のアドレスＢに格納されているデータの内の
（ｎ’−ｍ）ビ、トを結合し−（ｎピ、ｌ・の合成デー
タを生成する第１手段と、１）ｕ記第１手段で生成され
た前記合成データと数値ｍを組み合わせて前記第２のメ
モリの参照アドレスとする第２手段とを具備することに
よって、前記第２手段による前記参照アドレスで前記第
２のメモリを読みだすことを特徴とするデータ処理装置
が得られる。

次に、本発明の実施列について、図面を用いて説明する
。第２図は、２つのアドレスにまたがった１ワード・デ
ータを示す図、第３図は、本発明の第１の実施例を示す
図、第４図は、本実施例の動作の過程に於いて、データ
のシフト前、あるいはシフト後の形状を示す図で必る。

本実施例では、１ワード＝８ピ、トとしている。

第２図、第４図に於いて、７〜０はビット番号、ａ、ａ
＋ｌはアドレスである。

第３図に於いて、０１はメモリ制御回路、０２は外部ア
ドレス、０３は前記第２図中に示した先頭ビット番号、
０４，０５は、それぞれ外部からのリード信号およびラ
イト信号、１０〜１７はマルチプレクサ、３１．３２は
内部アドレス・バス、６０〜６７はそれぞれ前記マルチ
プレクサ１０〜１７を制御する制御信号、２０〜２７は
同じビ。

ト位置ごとに構成されたメモＩＪ％４１．５１はそれぞ
れ内部リード信号およびライト信号、７０は四−テーシ
、ン可能なシフトレジスタ、７１はクロ、り信号、８０
は人出カバ、フハ　６は外部データ・バスである。

本実施例の動作を第３図を中心に述べる。

外部からのアクセス要求（リード信号０４、または、ラ
イト信号０５）により、外部アドレス０２と、先頭ビッ
ト番号ｏ３とが、メモリ制御回路０１に＊シ込まれる。

本実施例では、取り込んだ外部アドレス０２の値がａで
あることとする。メモリ制御回路０１では、アドレスａ
から、ａとａ＋１を生成し、内部アドレス・バス３１．
３２に出す。

また、メモリ制御回路ｏ１では、あとで必要になるデー
タのシフト数を計算しておく。シフト数は、リード、ラ
イトの場合により、それぞれ次のようになる； リードの場合：（シフト数Ｈ，）に７−（先頭ビット番
号） ライトの場合：（シフト数Ｗ）＝（先頭ビット番号）　
＋　１　（ｒｎｏｄ８　） さらに、メモリ制御回路０１は、先頭ビット番号０３の
情報を用いて、マルチプレクサ１０〜１７に対しそれぞ
れ、制御信号６０〜６７を出力する。

マルチプレクサ１０〜１７は制御信号６０〜６７に応じ
て、内部アドレス・バス３１．３２上の７ドレスのいず
れかを選択する。メモリ２０〜２７は、ａまたはａ＋１
にアドレッシングされる。本実施例では、先頭ビット番
号が４の場合を考える。

ここからは、リード、ライトで動作が若干異なるので、
別々に述べる。

リードの場合、メモリ制御回路０１は、メモリ２０〜２
７に内部リード信号４１を出す。アドレスａまたはａ＋
１を指されたメモリ２０〜２７はそれぞれアドレスａま
たはａ十ｉで指された内容をシフト・レジスタ７０に出
力する。シフト・レジスタ７０のデータは第４図（ａ）
の形状をとっているので、第２図斜線部分のデータを得
るために、データのシフトを行なう。メモリ制御回路ｏ
１はあらかじめ計算しておいたシフト数だけクロ、り信
号７１を発生し、シフト・レジスタ７０ではクロ、り信
号７１に同期し７て１ビツトずつ左へローチー７、ンを
行なう。所定の回数シフかした後、シフ）−レジスタ７
０のデータ形状Ｕ第４図（ｂ）のようになり、シフト・
レジスタ７０の内容は人出カバッファ８０に送らｔｌ、
外部データ９バス０６に出力される。

ライト−動作の場合、メモリ制御装置０１からの内部ラ
イト信号５１により、外部データ・バス０６から入出力
バッファ１３０に取り込ｔｔした：ュータはシフト・レ
ジスタ７０に第４図（ｂ）の形状で入る。

メモリ制御回路０１は、あらかじめ計算しておいたシフ
ト数回だけクロ、り１，１号７１を出し、シフト・レジ
スタ７０では、クロ、り信号’７１に同期して１ビツト
ずつεノットを行なう０シフト後メモリ制御回路０１は
メモリ２０〜２７に内部ライト信号５１　ｆ出し、シフ
ト・レジスタ７１内のデータ（データの形状はシフト後
、第４図（ａ）のｊ：うになっている）は、メモリ２０
〜２７に−ｉｆ！′き地塊れる〇 なお、本実施例では、メモリ制御回路０１に於いて、外
部アドレス０２の内容２力１１、内部（丁ト９レスａと
ａ＋１とを生成して以後の処理に用いたが、アドレス以
外にも外部から情報を取り込むことによりメモリ制御回
路１に於いて演算を施し、内部アドレスを複数個生成す
る方法も考えられる。

この場合、第３図に於いてマルチ・プレクサ１０〜１７
に複数個のアドレスをマルチプレクサする機能をもたせ
ることにエリ、第３図の実施例で容易に実現すること妙
Ｓできる。

本実施例は、以上説明したように、同時に複数個の異な
るアドレスを発生する手段を持ち、メモリを各ワードの
同じビット番号を持つビットごとに構成することにより
、同じアドレスで指されず、かつ同じビット番号を持た
ない１ワ一ド分のデータをアクセスする際、メモリのリ
ード、ライト動作を１度のアクセスに対して単に１回だ
け行なえばよいので、従来のノットウェア手法に比べ、
処理時間を大幅に短縮できるという効果がある。

次に本発明の第２の実施例について説明する。

第５図は本発明の一実施例を示す図、第６図は連続する
２番地のデータを示す図、第７図は内部データと外部デ
ータの変換テーブルを示す図である０ なお、本Ｊ（施例のメモリは１ワード８ビツト構成であ
る。

第５図に於いて、ＭＯ〜Ｍ７け６４Ｋｘ　ｌビットのメ
モリ・セジーール、９けメモリ制御部、３００はラッチ
回路、３０１はデータ変換用メモリ、３０２はピット位
置情報を格納するレジスタで外部から設定できる１、ｌ
：うになっている。また、１００に、外部アドレスｅバ
ス、１０１は内部アドレス及び各メモリモジュールを活
性化するチップセレクトイコ吟から成るメモリ制御バス
、］０２は内部データ・バス、１０３は外部データ・バ
ス、２０１はリード要求信号、２０２（″ｊニライト要
求信号、２０３〜２０５はビｙ　ｌ’位置情報、２０６
〜２１３はメモリ番データである。第３図は連続する２
ワードの各ピットの名称の定義、第７図中の０内の数字
は上記の信号番号であり、Ｆ、〜Ｆｏ及びＳ７〜ＳＯは
第６図で定義されたそれぞれ１ビ。

トのビット名でちる０ 本実施例の動作を第５図を中心に述べる。

まず、リード動作の説明をする。まず、書き込もうとす
るピット位置情報をレジスタ１２にセ。

トしておく。外部からのメモリ・リード要求信号２０１
がＯＮになると、メモリ制御部９は外部アドレス−バス
１００のアドレスをう、チする。このアドレスをＡ番地
とする。メモリ制御部９の動作は２つのフェーズに分け
られる。

第１のフェーズは、メモリ制御バス１０１にアドレスＡ
番地及び８個のメモリモジ、−ルのうち第１フエーズに
活性化されるべきメモリ・モジーールを活性化するチッ
プセレクト信号を出力する０第１フエーズで活性化され
るメモリ台モジュールは第７図のピット位置情報をベー
スにした内部データ欄中のＦｉで示された番号ｉのメモ
リ・モジュールである。例えばピット位置情報が”１０
１”であればメモリ・モジュール２〜０が活性化し、メ
モリ・データ２１１〜２１３を出力する。その活性化さ
れたメモリモジュールから出力された有効なデータのみ
全ラッチするのがラッチ回路３００である。なお、ラッ
チ回路はリード要求信号２０１がＯＮの時のみ上述のよ
うなラッチ動作を行なう。

以上のように、第７図の内部データロをラッチ回路３０
０にう、チするのが第１のフェーズである０ 次に第２のフェーズを説明する。メモリ制御部９はラッ
チした外部アドレスに１を加えたアドレス、すなわちＡ
＋１番地及び、第２７エーズに活性化されるべきメモリ
モジュール全活性化するチ、プセレクト信号をメモリ制
御バス１．０１に出力する。第２フエーズで活性化され
るメモリ・モジュールは第７図のピット位置情報をペー
スした内部データ欄中のＳｊで示されたｊ番目のメモリ
・モジュールである。例えば、ピット位置情報が”１０
１″であればメモリ・モジュールＭ７〜へ４３が活性化
し、メモリ・データ２０６〜２１０を出力する。その活
性化されたメモリモジュールから出力された有効なデー
タのみをう、子回路３００でう、テする。以上のように
、第７図の内部デー４　Ｓｉ　ｆｔ　−ｙ　−チｌａ＋
路３ｎ　ｎＶ　”ｙ−チートＡ　Ｆ＞　ｆＥ　ｉ　７の
フェーズである。

う、子回路３００にう、チされたデータは第７図に示し
た内部データの形式をもっているＱビット・バウンダリ
ーなメモリ・リードとは、第７図の外部データの形式で
データを読むことであり、ここで内部データ→外部デー
タのデータ変換が必要である。この変換をデータ変換用
メモリ３０１で行なう。すなわち、ピット位置情報と内
部データをあわせｆｃｌｌピ、トをアドレスとしてあら
かじめ格納しておいた変換後のデータ、すなわち外部デ
ータを読みだし、外部データ・バス１０３に出力するの
である。このようにしてリード動作が完了する。

続いてライト動作を説明するが、基本的にぐまリード動
作の逆の手順を行なうことになる０外部からは書き込み
アドレスが外部データ・）くス１００を介して、ライト
要求信号２０２がＯＮに、書き込みデータが外部データ
・バス１０３を介して入力される。また、書き込もうと
するピット位置情報をあらかじめレジスタ１２にセット
しておく。外部データをそのまま書き込めないので、デ
ータ変換用メモＩＪ　３０１に於いて、外部データ→内
部データの変換を行なう。すなわち、外部データ１０３
とビット位置情報２０３〜２０５をあわせた１１ビツト
ヲアドレスとして、あらかじめ格納しておい几逆変換後
のデータ、すなわち内部データをｉ売みだし、内部デー
タφバス１０２に出力するのである。リード動作の内部
データ→外部データ変換と区別するのは、２０１，２０
２の要求信号である。次に、う、チ回路１０の動作であ
るが、ライト動作時は内部データ・バス１０２上の内部
データをその咬まメモリーデータ２０６〜２１３とする
７、 次にメモリ制御部９では、２つのフェーズで書き込みが
行なわれる。第１のフェーズは、メモリ制御バス１０１
にアドレスＡ番地、及び８個のメモリ・モジ、−ルのう
ち、第１フエーズに活性化されるべきメモリ・モジ、−
ルを選択するチップセレクト信号全出力する。第１フエ
ーズで活性化されるメモリーモジー−ルはリード動作時
と同様に、第７図のビット位置情報をベースにした、内
部データ欄中のＦｉで示された番号ｉのメモリ・モジュ
ールである。すなわち、第１フエーズでは、メモリ・デ
ータ２０６〜２１３のうち、アドレスＡ番地に書き込む
べきデータのみを書き込む。

第２のフェーズはメモリ制御バス１０１にアドレスＡ＋
１番地及び８個のメモリ争七ジ、−ルのうら第２フエー
ズに活性化されるベペメモリ・モジュールを選択するチ
ップ・セレクト信号を出力する。第２フエーズで活性化
されるメモリ・モジュールはリード動作時と同様に、第
７図のビット位置情報をペースにした、内部データ欄中
のＳｊで示された番号ｊのメモＩＪ　ｅモジ、−ルであ
る。

すなわち、８２フエーズではメモリ・データ２０６〜２
１３の？ち、アドレスＡ＋１番地に書き込むべきデータ
のみを書き込む。このようにしてライト動作が完了する
０ 以上の説明から明らかなように、任意のピット位置から
読み出し書き込む、いわゆるビットバウンダリーなメモ
リ・アクセスを行なうのに、従来最悪７回（１ワード８
ピツトの場合）のシフトが必要であったが本実施例によ
り、変換用メモリをリードするだけで処理できるように
なった。このように、バー　ドウエア的にもシフトレジ
スタのかわりに１４０　、Ｍ　゛を使用するだけであり
、処理時間の大幅な短縮が可能となり、画像処理等にと
くに有効である。

【図面の簡単な説明】

第１図ｔま、画像Ａから画像Ｂを切り出す様子を示した
メモリ構成図、ＷＪｚ図は２つのアドレスにまたがった
ｌワード・データを示すフォーマット図、第３図ｔよ、
本発明の第１の実ノ崩例を示す要部プロ、り図、第４図
は本実施例の動作の過程に於いて、データのシフト前（
ａ）、おλびシフ）後（１））の形状を示ナフォーマ、
ト図でろる。 ０１・・・・・・メモリ制御回路、０２・・・・・・外
部アドレス、０３・・・・・・先頭ビット許号、０４・
・・・・・外部リード信号、０５・・・・・・外部ジイ
ト信号、０６・・・・・・外部データ・バス、１０〜１
　’７・・・・・・マルチプレクサ、２０〜２７・・・
・・・メモリ（本実施例では６４ＫＸ１ビ、ト）、３１
．３２・・・・・・内部アドレス・バス、４１・・・・
・・内部リード信号、５１・・・・・・内部ライト信号
、６０〜６７・・・・・・制御信号、７０・・・・・・
シフト・レジスタ（本実施例では８ビツト）、７１・・
・・・・クロック信号、８０・・・・・・入出力バッフ
ァ、第５図は本発明の第２の実施例を示すブロック図、
第６図は連続する２番地のデータを示すフォーマ、ト図
、第７図は内部データと外部データの変換テーブル図で
ある。 ＭＯ−Ｍ７・・・・・・メモリーモジュール、９・・・
・・・メモリ制御部、３００・・・・・・ラッチ回路、
３０１・・・・・・データ変換用メモ１ハ　３０２・・
・・・・レジスタ、１００・・・・・・外部アドレス・
バス、１０１・・・・・・メモリ制御バス、１０２・・
・・・・内部データ拳バス、１０３・・・・・・外部デ
ータ・バス、２０１・・・・・・リード要求信号、２０
２・・・・・ライト要求信号、２０３〜２０５・・・・
・・ビット位置情報、２０６〜２１３・・・・・・メモ
リ・テ１ワ−１” 早１　図 丁トＬス　α　ｏＬ″　ｆ

Claims (1)

【特許請求の範囲】
1. アドレス・バスとデータ・バスとに接続され、ワード単
   位にアクセスできるメモリと、少なくとも２ワードのデ
   ータの各ワード内の一部のビット同志を組み合わせてメ
   モリ内の任意のピット位置をアクセス境界とする手段と
   を含むことを特徴とするデータ処理装置。