JPS59101090A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、１チツプ上（二複数の記憶素子とその制御回
路を集積回路化（ＩＣ化ともいう）した記憶装置（以下
ＩＣメモリともいう）（二関するものである。

〔発明の技術的背景とその問題点〕

ＩＣメモリの大容量化が進んで行く（二従い、アドレス
情報をそのままＩＣメモリのアドレス入力（二人力し、
読出し番地の選択を行う方式（二あっては、種々の不都
合が生じている。例えは容量１６３８４番地×１ピット
のメモリ≦二おいてアドレス選択を行うため（二は１４
本のアドレス入力が必要であり、又、例えば６５５３．
６番地×１ピットのメモリの場合は１６本のアドレス入
力が必要となり、他の入力。

出力の信号線と合せるとピン数が増加するので、より大
きなパッケージが必要となる。この場合、ＩＣメモリを
複数個使用してビット並列のメモリボードを設計すると
き、１枚のプリント基板上に設置できるチップ数が減少
すること（二なり設計が困難になるという問題がある。

そこで、第１図（ユ示すようにアドレスの入力信号線を
所用本数の半分（ニし、アドレスを２回−二分けて入力
すること（二よってＩＣのピン数を削減する方法が採用
されている。このブロック図の動作を第２図及び第３図
のタイムチャートを参照して説明する。クロックジェネ
レータ１に入力される各信号、ＲＡＳ、ＣＡＳ、ＷＥの
うち先ず「蕗が変化し、その立下りにおいてアドレス入
力ＡｒＬの値がロウ（列）アドレスバッファ２を経由し
てロウデコーダ３（二人力され、内部的（二保持され、
メモリアレイ４の各列のうちの１列を選択する。次（二
ＣＡＳが変化し、その立下り（二おいて行アドレスがカ
ラムデコーダ５を経由してカラムデコーダセンスアンプ
６（二人り、内部的Ｃ二保持されて選ばれた列のうちの
目的の行を選択する。この記憶素子の値が出力バッファ
８を通ってＩＣメモリの外部へ出力される。ＣＡＳが低
レベルの区間（二おいてはＷＥは高レベルでなければな
らない。書き込みサイクル（二おいては第６図Ｃ二示す
よう；二、ＲＡＳが立下り、列アドレスの格納が終了し
たとき（二芹が低レベルＣ二なり、次（二６Ｂが立下っ
たときＣ二列アドレスで指定された列へ入力データが入
力バッファ９を介して送られ、その中の行アドレスで示
される番地へ書き込まれる。

以上のよう（ニアドレスを２分割して時分割的にニアド
レスを入力することによって７ドレス入力の自乗倍の容
量のメモリを指定でき、ピン数を削減できる。このよう
な方式を用いたＩＣメモリのパッケージの一例を第４図
（二示す。このパッケージは例えは容量６５５′５６番
地×１ピットのメモリを示すものであり、１６ピン配置
となっているが、１番ピンは使用されていないので、こ
れをアドレス入力として使用すること（二より容量が４
倍、つまり２６２１．！１４番地番地上ットのメモリ迄
はこの１６ピンのパッケージで実現できること（二なる
。

従って、それ以上の容量のメモリの場合はパッケージを
１８ピン、２０ピンと大きくして行かなけれはならない
。このため前述のような不都合が生じていた。

〔発明の目的〕

本発明は前記事情に鑑みてなさ“れたものであり、アド
レス指定の入力端子数を少なくしてピン数の減少を図っ
た記憶装置を提供することを目的とするものである。

〔発明の概要〕

本発明はＩＣメモリ内Ｃニページレジスタを内蔵させる
ことＣ二より前記目的を達成しようとするものである。

〔発明の実施例〕

以下実施例（二より本発明を具体的に説明する。

第５図は本発明の一実施例を示す記憶装置のブロック図
である。同図において１は、各種信号ＷＥ、ＲＡＳ、Ｃ
ＡＳ＋二よって制御されるクロックジェネレータであり
、２．６は列指定のためのロウアドレスバッファ、ロウ
デコーダであり、４はメモリアレイであり、５，６は行
指定のためのカラムアドレスバッファ、カラムデコーダ
（センスアンプを含む）である。８．９はそれぞれデー
タの人、出力を行うための出力バツファ、入力バッファ
である。ここ迄の構成は従来の記憶装置の構成と略同様
であるが、本発明は特（二、アドレスデータ入力側にペ
ージアドレスレジスタ２１を設け、これ（二伴ってクロ
ックジエネレータ１Ｌ二信号ＰＡＳ（＝　ＰＡＧＥ　Ａ
ＤＲＥＳＳ　５ＴＲＯＢＫ　）を印加したことを特徴と
するものである。このページアドレスレジスタ２１には
前記ＰＡＳ信号の立下りでルビットのアドレスＡｎの値
がセットされるよう（ニなっており、このときの出力が
ロウアドレスバッファ２の出力と組合されてロウデコー
ダ３≦二人力されると共（−、カラムアドレスバッファ
５の出力と組合されてカラムデコーダ６（二人力される
ようになっている。尚、前記メモリアレイ４は複数の記
憶素子が行列状に配置されていると共（二、観念的（二
分割された複数のブロックを有しているものとし、各ブ
ロックをページと呼ぶものとする。従って、各ページは
ページストローブ信号ＰＡＳ−二基づいて動作するペー
ジアドレスレジスタ２１の出力（二よって選択されるこ
とになり、このようＣ二して選択されたページの所定の
番地が、各ストローブ信号ＲＡＳ、ＣＡＳに基づいて動
作するロウデコーダ６、カラムデコーダ６の各出力（二
よって指定されることになる。

このような記憶装置Ｃ二よれば、従来のヌトローブ信号
ＲＡＳ、ＣＡＳ（二基づいて指定されるビット数１例え
ば２ｎビツトに対してＰＡＳに基づくＬビットのアドレ
ス指定が加わり、６ｎビツトの値のアドレス空間の指定
を行うことができるので、ピン数を増加させることなく
大容量のメモリのアドレス指定が可能となる。ここで、
ページが同一のアドレス空間内ではページアドレスレジ
スタ２１の内容は書き換える必要がなく、従って、ＲＡ
　Ｓ。

ＣＡＳ＋二よりロウアドレスとカラムアドレスを入力す
れば、リード／ライトを行なうことができる。

但し、数ページＣ二亘ってアドレスを指定するときｉ二
はＰＡＳによりページアドレスを書き換えなければなら
ない。このことから、本発明装置では、無作為にアドレ
スを変化させるリード／ライトのモードに使用する場合
には制御が若干複雑（二なるが、アドレスを連続してア
クセスする場合はページレジスタの値を書き換える必要
がないので高速動作用ＩＣメモリとすることができ極め
て有利である。特（二、画像処理分野等では連続したア
ドレスでアクセスすることが多いので上記利点を最大Ｃ
二生かすことができる。

第６図は本発明の他の実施例を示すブロック図である。

第５図の構成と異なるところは、メモリパンク１０を複
数個配列し、各メモリパンク１゜と人、出力バッファ８
，９との間にセレクタ２゜を配置し、このセレクタ２ｏ
及び各メモリパンク１０のセンシングを行うためにセレ
クト回路１１を設け、このセレクト回路１１をアドレス
データＡ７）に基づいて動作するページアドレスレジス
タ２１の出方によって動作させると共に、ページアドレ
スレジスタ２１はロウアドレス、カラムアドレスを検出
するアドレス検出回路１２の出刃に基づいて制御される
よう（ニした点である。従って、この装置Ｃ二おいては
各メモリパンク１ｏが前記実施例における分割ブロック
（二相当し、従って各メモリパンクをページと称するこ
とができる。

前記メモリパンク１ｏは例え、ば第７図（二示すように
、メモリパンク４及びカラムデコーダ（センスアンプ含
むノ部分と、ロウデコーダ６と、ロウアドレヌパッファ
２と、カラムアドレスバッファ５とによって構成されて
いる。

前記アドレス検出回路１２及びページアドレスレジスタ
２１の具体的構成の一例を第８図を参照して説明する。

先ず、アドレス検出回路１２はアドレス選択信号Ａｎを
入力とする第１．第２のアンドゲート１４，１６と、第
１のアンドゲート１４の出力を入力とし、πＡｓ信号の
立下りでセットされる第１のフリップフロップ１５と、
第２のアンドゲート１６の出力を入力とし、Ｗ信号の立
下りでセットされる第２のソリツブフロップ１７とによ
って構成され、第１のフリップフロップ１５のＱ出力が
第２のアンドゲート１６の入力となっている。また、ペ
ージアドレスレジスタ２１は、前記アドレス検出回路１
２の第２のフリップフロップ１７の出力ＣＲＹ（キャリ
ー）とクロック信号ＣＫとを２人力とするナントゲート
１８と、このナントゲート１８の出力をカウント入力と
し、ＣＡＳ信号の立下りによってロードされ、アドレス
選択信号ＡＴＬをデータ入力とするカウンタ１９と（二
よって構成されている。

次に第９図のタイムチャートをも参照して上記実施例装
置の動作を説明する。先ず、ランダムアトＬ／スモード
の場合は、アドレス久方Ａｎヲページアドレス、ロウア
ドレス、カラムアドレスの３回（二分けて入力し、ペー
ジアドレスはページアドレスレジスタ２１に入力され、
そこで保持されてセレクト回路１１を介して複数のメモ
リパンク１゜のうちどのメモリパンクを選択するかを決
める。

ロウアドレス、カラムアドレスは前記第１の実施例の場
合と同様にして選択され出力バッファ８又は入力バッフ
ァ９を介して入出力される。次にシリアルアクセスモー
ドの場合を説明する。ここで、シリアルアクセスモード
とは、ディスプレイ画面を読み出したり二次元画像のり
一ド／ライトを行う時の様にアドレスが連続的ｆ二変化
する場合を許う。このモードではページアドレスはロウ
アドレス、カラムアドレスがオール０がら１づつカウン
ドブツブし、オール１（二なったときのみカウントアツ
プされること（−なる。本発明ではこのこト（二着目し
、ページアドレスレジスタ２１の前段にアドレス検出回
路１２を設け、ロウアドレスが全て１であり、かつカラ
ムアドレスも全て１となった時（二ｍ信号の有無（二拘
わらず、ページアドレスレジスタ２１を１つカウントア
ツプできる機能を付加している。すなわち、ページアド
レスレジスタ２１は、このサイクルの始め（＝はルとし
１う値じセットされている。この場合Ｙ昼化号は使わす
（二、ＲＡＳ、υＡＳイ言号（二よりロウアドレス、カ
ラムアドレスを選択し目的のデータを読み出す。

この時、ロウアドレスが全て１の時はル入力のアンドゲ
ート１４の出力が１となり、麻の立下りでソリツブフロ
ップ１５がセットされる。さらに、カラムアドレスも全
て１の時はアンドゲート１６の出力が１となりＣＡＳの
立下りでフリップフロップ１７の出力ＣＲＹが１となる
。この信号ＣＲＹがクロック信号ＣＫと共（＝ナントゲ
ート１８（二人力され、ナントゲート１８の出力がカウ
ント入力Ｃ０ＵＮＴとしてカウンタ１９に入力され、Ｃ
Ａ　Ｓ信号の立上りでカウンタ１９が１つカウントアツ
プされ、ページアドレスがル＋１となる。

ロウアドレス、カラムアドレスのうち１．１つでも１で
ないビットがあれば、ページアドレスはカウントアツプ
されない。このことよりページの変化点毎（二ページア
ドレスをロードせずどもページアドレスを変化させるこ
とができ、タイミング信号としてはＲＡＳ、ＣＡＳ　信
号だけを入れてやれば良いので、ＰＡＳ信号を入れる時
と比べてサイクルタイムを短かく出来、かつタイミング
の不連続も生じないという利点を持つ。

〔発明の効果〕

以上詳述した本発明によれば、アドレス選択信号を入力
とするページアドレスレジスタを設けること（二よりア
ドレス空間の指定量を増大させることができるので、メ
モリ容量を増加させてもピン数を増加させることのない
記憶装置を提供することができる。

【図面の簡単な説明】

第１図は従来の記憶装置のブロック図、第２図及び第６
図はその従来装置の動作説明のためのタイムチャート、
第４図は従来の記憶装置のピン配置図、第５図は本発明
の一実施例を示す記憶装置のブロック図、第６図は本発
明の他の実施例を示すブロック図、第７図及び第８図は
それぞれ前記他の実施例におけるメモリパンク及びアド
レス検出回路、ページアドレスレジスタの具体的構成を
示すブロック図、第９図は前記他の実施例装置の動作説
明のためのタイムチャートである。 １・・・クロックジェネレータ、　　２・・・ロウアド
レスバッファ、　　６・・・ロウデコーダ、　　４・・
・メモリアレイ、　　５・・・カラムアドレスバツファ
、　　６・・・センスアンプ、カラムデコーダ、　８・
・・出力バッファ、　９・・・入力バッファ、　　１０
・・・メモリバンク、　　１１・・・セレクト回路、　
　１２・・・アドレス検出回路、　　２０・・・セレク
タ、　２１・・・ページアドレスレジスタ。 代理人　弁理士　　則　近　憲　佑　（ほか１名）弔２
図 ［］ｄｏｎ↑ｃａｒ・ 第　　３　図 ライト傅イ２ハノ ＤＯＵＴ　　　　　　　　　０ＰＥＮ Ｉ７ｄｏｎ）　ｃｒ＋ｒ＊ Ａｎ　　　　　　ＣＫ　ＣＡＳ リーＹ゛づ′イクｌし ＰＡＧＥｒｅ（１

Claims (2)

【特許請求の範囲】
1. （１）少なくとも、複数の記憶素子が行列状（−配列さ
   れてなるメモリアレイと、アドレス選択信号端子からの
   信号（二基づいて制御され、前記メモリアレイの所定の
   記憶素子を選択するための行２列選択用デコーダとを備
   えた記憶装置（二おいて、前記メモリアレイを複数のブ
   ロック（二分割したとき、各ブロックをアドレス指定可
   能なページアドレスレジスタを設け、このページアドレ
   スレジスタの入力を前記行１列指定用のアドレス選択信
   号端子から供給するようにしたことを特徴とする記憶装
   置。
2. （２）前記ページアドレスレジスタは行２列選択信号の
   １サイクルが終了した時点でアドレス選択が次番地４二
   移行するようになっていることを特徴とする特許請求の
   範囲第１項記載の記憶装置。