JPH11203875A - アドレスカウンタを内蔵した半導体メモリ素子 - Google Patents
アドレスカウンタを内蔵した半導体メモリ素子Info
- Publication number
- JPH11203875A JPH11203875A JP10030306A JP3030698A JPH11203875A JP H11203875 A JPH11203875 A JP H11203875A JP 10030306 A JP10030306 A JP 10030306A JP 3030698 A JP3030698 A JP 3030698A JP H11203875 A JPH11203875 A JP H11203875A
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- Japan
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- address
- counter
- semiconductor memory
- memory device
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- Pending
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Abstract
(57)【要約】
【課題】 音楽のようなシリアルアクセスを中心とする
データを扱う半導体メモリ素子において、この素子を外
部から制御するＣＰＵ（中央処理装置）等の負担を軽減
し、且つこの素子へ外部から供給するアドレス信号線の
本数を少なくできる半導体メモリ素子の提供を目的とす
る。 【解決手段】 何ビットかは本発明の半導体メモリ素子
の内部で設定し、その他のビットは必要に応じて素子外
部からアドレス設定できるプリセット機能のあるアドレ
スカウンタを内蔵し、このアドレスカウンタの出力を行
と列のアドレスデコーダのアドレス入力とする手段を講
じるか、もしくはメモリセル部の行アドレスは循環型の
シフトレジスタを使って順次選択し、列アドレスの選択
はアドレスカウンタの出力で行い、必要に応じて素子外
部から該アドレスカウンタに列アドレスの初期値を初期
設定する手段を講じた構造とする。
データを扱う半導体メモリ素子において、この素子を外
部から制御するＣＰＵ（中央処理装置）等の負担を軽減
し、且つこの素子へ外部から供給するアドレス信号線の
本数を少なくできる半導体メモリ素子の提供を目的とす
る。 【解決手段】 何ビットかは本発明の半導体メモリ素子
の内部で設定し、その他のビットは必要に応じて素子外
部からアドレス設定できるプリセット機能のあるアドレ
スカウンタを内蔵し、このアドレスカウンタの出力を行
と列のアドレスデコーダのアドレス入力とする手段を講
じるか、もしくはメモリセル部の行アドレスは循環型の
シフトレジスタを使って順次選択し、列アドレスの選択
はアドレスカウンタの出力で行い、必要に応じて素子外
部から該アドレスカウンタに列アドレスの初期値を初期
設定する手段を講じた構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルアクセス
を主とする半導体メモリ素子のアドレス選択の方式に関
するものである。
を主とする半導体メモリ素子のアドレス選択の方式に関
するものである。
【０００２】
【従来の技術】従来の半導体メモリ素子では、その使用
法がシリアルアクセスを主とするものであっても、その
メモリセル部のメモリセルをランダムにアクセスするア
ドレス選択方式の素子構造になっていた。
法がシリアルアクセスを主とするものであっても、その
メモリセル部のメモリセルをランダムにアクセスするア
ドレス選択方式の素子構造になっていた。
【０００３】
【発明が解決しようとする課題】本発明は、音楽や画像
のような一連の連続したシリアルアクセスを中心とする
データを扱う半導体メモリ素子において、シリアルアク
セスの特徴を利用して、外部から供給するアドレス信号
線の本数を少なくした半導体メモリ素子の提供を目的と
する。
のような一連の連続したシリアルアクセスを中心とする
データを扱う半導体メモリ素子において、シリアルアク
セスの特徴を利用して、外部から供給するアドレス信号
線の本数を少なくした半導体メモリ素子の提供を目的と
する。
【０００４】
【課題を解決するための手段】本発明は、シリアルアク
セスを主とする半導体メモリ素子において、一部のビッ
トを本発明の半導体メモリ素子内部において設定し、残
りのその他のビットは必要に応じて本発明の半導体メモ
リ素子のアドレス端子を介して外部アドレスにより初期
設定することが可能なプリセット機能のあるアドレスカ
ウンタ（６）を内蔵し、このアドレスカウンタ（６）の
アドレス出力を行アドレスデコーダ（３）と列アドレス
デコーダのそれぞれのアドレス入力とする手段を講じる
か、もしくはメモリセル部（１）の行アドレスを循環型
のシフトレジスタ（７）によって順次選択し、列アドレ
スの選択をアドレスカウンタ（６）のアドレス出力でそ
れぞれ行い、本発明の半導体メモリ素子のアドレス端子
を介して該アドレスカウンタ（６）に列アドレスの初期
値を外部から必要に応じて初期設定する手段を講じたも
のである。
セスを主とする半導体メモリ素子において、一部のビッ
トを本発明の半導体メモリ素子内部において設定し、残
りのその他のビットは必要に応じて本発明の半導体メモ
リ素子のアドレス端子を介して外部アドレスにより初期
設定することが可能なプリセット機能のあるアドレスカ
ウンタ（６）を内蔵し、このアドレスカウンタ（６）の
アドレス出力を行アドレスデコーダ（３）と列アドレス
デコーダのそれぞれのアドレス入力とする手段を講じる
か、もしくはメモリセル部（１）の行アドレスを循環型
のシフトレジスタ（７）によって順次選択し、列アドレ
スの選択をアドレスカウンタ（６）のアドレス出力でそ
れぞれ行い、本発明の半導体メモリ素子のアドレス端子
を介して該アドレスカウンタ（６）に列アドレスの初期
値を外部から必要に応じて初期設定する手段を講じたも
のである。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。
て図面に従って説明する。
【０００６】図１に示すものは代表的な実施の１形態で
あって、メモリセル部（１）、このメモリセル部（１）
の内部のメモリセルを選択するための行アドレスデコー
ダ（３）とセンスアンプ／列アドレスデコーダ（２）、
メモリデータの入出力のためのデータバッファ（４）、
カウンタクロック信号ＣＣＫ（９）に同期してカウント
動作をする初期設定可能なプリセット機能のあるアドレ
スカウンタ（６）、およびこのアドレスカウンタ（６）
に初期設定を行うプリセット信号ＰＳ（８）から構成さ
れている。
あって、メモリセル部（１）、このメモリセル部（１）
の内部のメモリセルを選択するための行アドレスデコー
ダ（３）とセンスアンプ／列アドレスデコーダ（２）、
メモリデータの入出力のためのデータバッファ（４）、
カウンタクロック信号ＣＣＫ（９）に同期してカウント
動作をする初期設定可能なプリセット機能のあるアドレ
スカウンタ（６）、およびこのアドレスカウンタ（６）
に初期設定を行うプリセット信号ＰＳ（８）から構成さ
れている。
【０００７】アドレスカウンタ（６）は、まずプリセッ
ト信号ＰＳ（８）によってアドレスの初期設定がなされ
る。図１の実施例では、下位のアドレス入力Ａｉ０から
Ａｉｊ−１のｊ本には本発明の半導体メモリ素子内部に
おいて接地電位が与えられ、それより上位のアドレス入
力ＡｉｊからＡｉｓにはアドレスバッファ（５）を介し
て本発明の半導体メモリ素子の外部から外部アドレスが
与えられる。その後、カウンタクロック信号ＣＣＫ
（９）によってアドレスカウンタ（６）は順次カウント
アップされる。
ト信号ＰＳ（８）によってアドレスの初期設定がなされ
る。図１の実施例では、下位のアドレス入力Ａｉ０から
Ａｉｊ−１のｊ本には本発明の半導体メモリ素子内部に
おいて接地電位が与えられ、それより上位のアドレス入
力ＡｉｊからＡｉｓにはアドレスバッファ（５）を介し
て本発明の半導体メモリ素子の外部から外部アドレスが
与えられる。その後、カウンタクロック信号ＣＣＫ
（９）によってアドレスカウンタ（６）は順次カウント
アップされる。
【０００８】アドレスカウンタ（６）出力の下位ｋビッ
トのＡ０からＡｋ−１は行アドレスデコーダ（３）のア
ドレス入力となり、残りの上位ビットＡｋからＡｓは列
アドレスデコーダのアドレス入力となる。アドレスカウ
ンタ（６）の入力アドレスの説明で述べたアドレスＡｉ
ｊのｊとアドレスカウンタ（６）の出力アドレスで説明
したアドレスＡｋのｋとは同じであっても異なっていて
も一向に構わない。
トのＡ０からＡｋ−１は行アドレスデコーダ（３）のア
ドレス入力となり、残りの上位ビットＡｋからＡｓは列
アドレスデコーダのアドレス入力となる。アドレスカウ
ンタ（６）の入力アドレスの説明で述べたアドレスＡｉ
ｊのｊとアドレスカウンタ（６）の出力アドレスで説明
したアドレスＡｋのｋとは同じであっても異なっていて
も一向に構わない。
【０００９】アドレスカウンタ（６）に初期アドレスを
設定すれば、その後はカウンタクロック信号ＣＣＫ
（９）によってアドレスカウンタ（６）が順次カウント
アップされてゆき、それに対応してメモリセル部（１）
の連続したアドレスのメモリセルが次々に選択される。
選択されたメモリセルのデータはデータバッファ（４）
を介して、本発明の半導体メモリ素子の外部と接続され
る。
設定すれば、その後はカウンタクロック信号ＣＣＫ
（９）によってアドレスカウンタ（６）が順次カウント
アップされてゆき、それに対応してメモリセル部（１）
の連続したアドレスのメモリセルが次々に選択される。
選択されたメモリセルのデータはデータバッファ（４）
を介して、本発明の半導体メモリ素子の外部と接続され
る。
【００１０】図２に示すものはもうひとつの代表的な実
施の１形態であって、メモリセル部（１）、このメモリ
セル部（１）の行アドレスを選択するための循環型シフ
トレジスタ（７）、メモリセル部（１）の列アドレスを
選択するためのセンスアンプ／列アドレスデコーダ
（２）、外部からのプリセット信号ＰＳ（８）によって
初期値をプリセットできてシフトレジスタ（７）の最終
段出力信号をカウンタクロック信号ＣＣＫ（９）として
使用するアドレスカウンタ（６）、このアドレスカウン
タ（６）に本発明の半導体メモリ素子の外部から初期ア
ドレスを設定するために介するアドレスバッファ
（５）、選択されたメモリセル部（１）のデータを本発
明の半導体メモリ素子の外部との間でやり取りをするた
めのデータバッファ（４）とから構成されている。
施の１形態であって、メモリセル部（１）、このメモリ
セル部（１）の行アドレスを選択するための循環型シフ
トレジスタ（７）、メモリセル部（１）の列アドレスを
選択するためのセンスアンプ／列アドレスデコーダ
（２）、外部からのプリセット信号ＰＳ（８）によって
初期値をプリセットできてシフトレジスタ（７）の最終
段出力信号をカウンタクロック信号ＣＣＫ（９）として
使用するアドレスカウンタ（６）、このアドレスカウン
タ（６）に本発明の半導体メモリ素子の外部から初期ア
ドレスを設定するために介するアドレスバッファ
（５）、選択されたメモリセル部（１）のデータを本発
明の半導体メモリ素子の外部との間でやり取りをするた
めのデータバッファ（４）とから構成されている。
【００１１】図２の実施例では、本発明の半導体メモリ
素子外部から供給されるシフトレジスタクロック信号Ｓ
ＣＫ（１０）によりシフト動作する循環型シフトレジス
タ（７）があり、この循環型シフトレジスタ（７）によ
りメモリセル部（１）のどれか一つの行アドレスだけが
選択されるようになっている。このシフトレジスタ
（７）の最終ビット出力が初段ビットの入力にフィード
バックされるとともに、列デコーダへの入力アドレスを
与えるアドレスカウンタ（６）のカウンタクロック信号
ＣＣＫ（９）にも利用される。
素子外部から供給されるシフトレジスタクロック信号Ｓ
ＣＫ（１０）によりシフト動作する循環型シフトレジス
タ（７）があり、この循環型シフトレジスタ（７）によ
りメモリセル部（１）のどれか一つの行アドレスだけが
選択されるようになっている。このシフトレジスタ
（７）の最終ビット出力が初段ビットの入力にフィード
バックされるとともに、列デコーダへの入力アドレスを
与えるアドレスカウンタ（６）のカウンタクロック信号
ＣＣＫ（９）にも利用される。
【００１２】次に図２の実施例における使用法の一例に
ついて説明する。まず、外部からのプリセット信号ＰＳ
（８）によって、アドレスカウンタ（６）にはアドレス
バッファ（５）を介して列アドレスの初期アドレスとな
る外部アドレスが設定される。同時に、行アドレスを選
択する循環型シフトレジスタ（７）は初期状態、つまり
初段ビットだけが選択された状態になり、そのビットに
対応する行アドレスが選択される。この初期状態の後、
外部より入力されるシフトレジスタクロック信号ＳＣＫ
（１０）により、シフトレジスタ（７）がシフト動作を
行ない、それに従ってメモリセル部（１）の行アドレス
選択も順次シフトして行く。シフトレジスタ（７）の選
択されているビットが最終ビットにまで到達すると、次
のシフトレジスタクロック信号ＳＣＫ（１０）により、
最終ビットのデータは初段のシフトレジスタに戻され
る。それと同時に、この信号がアドレスカウンタ（６）
のカウンタクロック信号ＣＣＫ（９）ともなり、アドレ
スカウンタ（６）はひとつカウントアップする。以降は
この一連の動作を繰り返す。
ついて説明する。まず、外部からのプリセット信号ＰＳ
（８）によって、アドレスカウンタ（６）にはアドレス
バッファ（５）を介して列アドレスの初期アドレスとな
る外部アドレスが設定される。同時に、行アドレスを選
択する循環型シフトレジスタ（７）は初期状態、つまり
初段ビットだけが選択された状態になり、そのビットに
対応する行アドレスが選択される。この初期状態の後、
外部より入力されるシフトレジスタクロック信号ＳＣＫ
（１０）により、シフトレジスタ（７）がシフト動作を
行ない、それに従ってメモリセル部（１）の行アドレス
選択も順次シフトして行く。シフトレジスタ（７）の選
択されているビットが最終ビットにまで到達すると、次
のシフトレジスタクロック信号ＳＣＫ（１０）により、
最終ビットのデータは初段のシフトレジスタに戻され
る。それと同時に、この信号がアドレスカウンタ（６）
のカウンタクロック信号ＣＣＫ（９）ともなり、アドレ
スカウンタ（６）はひとつカウントアップする。以降は
この一連の動作を繰り返す。
【００１３】図１と図２の実施例で述べた説明では、本
発明の半導体メモリ素子が書き込みと読み出しが可能な
素子について示してあるが、本発明の半導体メモリ素子
は読み出し専用のメモリ素子であってもいっこうに構わ
ない。その場合には、データは双方向ではなくメモリセ
ル部（１）からの読み出し方向だけとなる。
発明の半導体メモリ素子が書き込みと読み出しが可能な
素子について示してあるが、本発明の半導体メモリ素子
は読み出し専用のメモリ素子であってもいっこうに構わ
ない。その場合には、データは双方向ではなくメモリセ
ル部（１）からの読み出し方向だけとなる。
【００１４】
【発明の効果】本発明によれば、図１および図２に示す
代表的な実施例のようなシステム構成により、音楽や画
像のような一連の連続したデータを扱う半導体メモリ素
子の場合には、通常の使用状態ではメモリセルのアクセ
スはシリアルアクセスでよいので、メモリセル部（１）
の上位のアドレス、例えば列アドレスだけをランダムに
選択できるようにしておき、それ以下の下位のアドレス
は順次連続したアドレスを選択する。従って、ランダム
に選択するアドレス部分、前の例では列アドレスに対応
するアドレス部分だけを本発明の半導体メモリ素子の外
部からアドレスバッファ（５）を介してアドレスカウン
タ（６）に設定する。この結果、本発明の半導体メモリ
素子に外部から供給するアドレス信号線の数を少なくす
ることができる。また、本発明の半導体メモリ素子がシ
リアルアクセス動作をしている通常の動作時では、その
都度外部からアドレス信号を供給する必要がないので、
本発明の半導体メモリ素子に対する外部からの制御は格
段に簡単化される。
代表的な実施例のようなシステム構成により、音楽や画
像のような一連の連続したデータを扱う半導体メモリ素
子の場合には、通常の使用状態ではメモリセルのアクセ
スはシリアルアクセスでよいので、メモリセル部（１）
の上位のアドレス、例えば列アドレスだけをランダムに
選択できるようにしておき、それ以下の下位のアドレス
は順次連続したアドレスを選択する。従って、ランダム
に選択するアドレス部分、前の例では列アドレスに対応
するアドレス部分だけを本発明の半導体メモリ素子の外
部からアドレスバッファ（５）を介してアドレスカウン
タ（６）に設定する。この結果、本発明の半導体メモリ
素子に外部から供給するアドレス信号線の数を少なくす
ることができる。また、本発明の半導体メモリ素子がシ
リアルアクセス動作をしている通常の動作時では、その
都度外部からアドレス信号を供給する必要がないので、
本発明の半導体メモリ素子に対する外部からの制御は格
段に簡単化される。
【図１】本発明の第一実施例を示すシステム構成図であ
る。
る。
【図２】本発明の第二実施例を示すシステム構成図であ
る。
る。
１・・メモリセル部 ２・・センスアンプ／列アドレスデコーダ ３・・行アドレスデコーダ ４・・データバッファ ５・・アドレスバッファ ６・・アドレスカウンタ ７・・シフトレジスタ ８・・プリセット信号ＰＳ ９・・カウンタクロック信号ＣＣＫ １０・・シフトレジスタクロック信号ＳＣＫ
Claims (2)
- 【請求項１】 メモリセル部（１）のメモリセルを選択
するための行アドレスデコーダ（３）と列アドレスデコ
ーダ、およびこの両デコーダにアドレス信号を供給する
初期設定可能なプリセット機能を持ったアドレスカアウ
ンタ（６）とによって構成され、このアドレスカウンタ
（６）にプリセットするアドレスの一部の何ビットかは
本発明の半導体メモリ素子内部において初期設定をし、
残りのその他のビットは外部のアドレス信号により初期
設定を行うことを特徴とする半導体メモリ素子。 - 【請求項２】 メモリセル部（１）の一つの行アドレス
だけを順次選択してゆき、その最終ビット出力を初段ビ
ットの入力に戻す循環型のシフトレジスタ（７）と、こ
のシフトレジスタ（７）の最終ビット出力をカウンタク
ロック信号ＣＣＫ（９）として使用する初期設定可能な
プリセット機能を持ったアドレスカウンタ（６）とから
構成され、このアドレスカウンタ（６）には必要に応じ
て本発明の半導体メモリ素子の外部から外部アドレスを
初期設定でき、このアドレスカウンタ（６）の出力を列
アドレスデコーダの入力アドレスとして供給することを
特徴とする半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030306A JPH11203875A (ja) | 1998-01-05 | 1998-01-05 | アドレスカウンタを内蔵した半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030306A JPH11203875A (ja) | 1998-01-05 | 1998-01-05 | アドレスカウンタを内蔵した半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203875A true JPH11203875A (ja) | 1999-07-30 |
Family
ID=12300093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10030306A Pending JPH11203875A (ja) | 1998-01-05 | 1998-01-05 | アドレスカウンタを内蔵した半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203875A (ja) |
-
1998
- 1998-01-05 JP JP10030306A patent/JPH11203875A/ja active Pending
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