JP2930773B2 - プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 - Google Patents

プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般的には集積回路
装置に関するものであり、特に、ユーザによって構成で
きるプログラマブル論理装置に関するものである。
【０００２】
【従来の技術】プログラマブル論理装置は、その融通性
のために電子産業においてますます一般的になってきて
いる。この装置は、ユーザに標準部分を構成させて広く
様々な標準論理機能を実行する。１個の標準プログラマ
ブル論理装置が多数の異なる方法で構成できるので、特
に生産数量が多くないときには、システムにおいてその
ようなプログラマブル論理装置を使用する総合価格は、
注文設計部分の価格よりも著しく低くできる。プログラ
ムされた論理機能に変更や更新が必要であるときは、装
置の型式によっては再プログラムできる。
【０００３】一般的に、プログラマブル論理装置の論理
機能は、そのプログラマブル論理装置の全ての入力線を
使用しない。この不使用入力線は、プログラマブル論理
装置にプログラムされた論理機能の効力をもたないため
に無関係（ｄｏｎ’ｔ ｃａｒｅ）な入力線と呼ばれ
る。
【０００４】公知技術として知られているように、装置
自身と同様に論理装置を規定する構成部品は論理装置の
動作中に電力を消費する。不使用つまり無関係な入力線
に関する問題は、たとえ入力線がプログラムされた論理
機能で使用されなくとも、それらの入力線に対応する構
成部品が論理装置の通常動作中に電力を消費するという
ことである。したがって、その論理機能を実行するプロ
グラマブル論理装置により必要とされる実際の電力は、
不使用入力線の構成部品によって不必要に増大される。
【０００５】従って、例えば、プログラマブル論理装置
により消費される電力を低くするように、不使用の入力
線に対応する回路への電力を遮断する機構の必要性が存
在する。さらに、そのような機構が論理装置の通常動作
に悪影響を及ぼさないということが望まれる。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、入力線が論理装置で使用されるかどうかを決定する
方法を提供することである。
【０００７】本発明の別の目的は、入力線が論理装置で
使用されないときは入力バッファを使用不能とする方法
を提供することである。
【０００８】本発明の別の目的は、論理装置の通常動作
に悪影響を及ぼさないで入力バッファを使用不能とする
ことである。
【０００９】
【課題を解決するための手段】従って、本発明によれ
ば、プログラマブル論理装置のプログラミング中に、入
力信号に対応するプログラミング情報がシフトレジスタ
へローディングされる。この入力情報は、第２の入力信
号、つまり相補入力信号に対応するプログラミング情報
と比較されて、２つの入力信号がプログラマブル論理装
置により使用されているかどうかを決定する。２つの入
力信号が使用されない場合は、そのような不使用を示す
ビットがメモリセルに記憶される。入力バッファが使用
されていないことに対応する相補入力信号をメモリセル
中のビットが示すときは、入力バッファは使用不能とさ
れる。
【００１０】この発明の特徴と信じられる新規な特色が
添付した特許請求の範囲に述べられている。しかしなが
ら、好ましい実施例、別の目的及びその利点はもちろ
ん、発明そのものは、添付されている図面と共に読むと
きに以下の実施例の詳細な説明を参照することにより、
最もよく理解されるだろう。
【００１１】
【実施例】図１を参照すると、プログラマブル論理装置
１１の一部分が示されている。入力パッド２４、２６が
それぞれ入力バッファ２０、２２に接続される。各入力
バッファ２０、２２は真信号線１４、１８と相補信号線
１２、１６とを提供する。たった２個の入力パッド２
４、２６と入力バッファ２０、２２が図１に示されてい
るが、実際のプログラマブル論理装置が非常に多数のも
のを有するのはもちろんである。
【００１２】信号線１２〜１８の各々はＡＮＤ／ＯＲア
レイ１０に接続される。ユーザは、特別な論理機能を実
行するようにＡＮＤ／ＯＲアレイ１０を構成できる。プ
ログラムされたときに、論理機能で使用されない入力信
号線をもつことは普通である。本発明によれば、メモリ
セル２８、３０は、真信号線１４、１８及び相補信号線
１２、１６の使用又は不使用を示すビットを記憶するよ
うに用いられる。真信号線１４、１８及び相補信号線１
２、１６が使用されるときは、メモリセル２８、３０中
のビットが入力バッファ２０、２２を使用可能とする。
しかしながら、真信号線１４、１８及び相補信号線１
２、１６が論理機能で使用されないときは、不使用信号
線に対応する入力バッファ２０、２２は使用不能とされ
る。
【００１３】ＡＮＤ／ＯＲアレイ１０からの出力信号線
３２、３４は、出力論理マクロセル３６、３８に接続さ
れる。出力バッファ４０、４２は、出力論理マクロセル
３６、３８と出力パッド４４、４６の間に接続される。
【００１４】ユーザがフィードバック又は追加の入力信
号線を必要とするならば、信号線４８、５０が出力論理
マクロセル３６、３８に接続される。同様に、入力バッ
ファ５２、５４は出力論理マクロセル３６、３８に接続
され、それぞれ真信号線６２、６６と相補信号線６０、
６４を提供する。メモリセル５６、５８は、プログラム
された論理機能により論理機能で使用された信号線に基
づいて入力バッファ５２、５４を使用可能又は使用不能
とすることができるビットを記憶する。
【００１５】図２は入力バッファ２０の一例を示す。Ｎ
ＡＮＤゲート７０はメモリセル２８と入力パッド２４に
接続される。真信号線１４と相補信号線１２がプログラ
ムされた論理機能により使用されないときは、ビット
“マッチ”（ＭＡＴＣＨ）７４が発生されてメモリセル
２８に記憶される。信号“ディスエーブル”（ＤＩＳＡ
ＢＬＥ）は、好ましくはメモリセル２８の相補出力から
取り去られるので、信号“ディスエーブル”はビット
“マッチ”と相補的である。信号“ディスエーブル”６
８はローレベルにセットされ、それによりＮＡＮＤゲー
ト７０の出力がハイレベルに維持される。インバータ７
２はＮＡＮＤゲート７０に接続され、インバータ７２の
出力側が真信号線１４である。真信号線１４の相補信号
を得るために、インバータ７６がインバータ７２に接続
され、相補信号線１２に発生される信号が生起される。
【００１６】図３は、入力パッドすなわち入力信号線２
４又はフィードバック信号線１１０が必要とされるとき
に使用できる他の入力バッファ５４を示す。入力パッド
２４はＮＡＮＤゲート１１２に接続され、このＮＡＮＤ
ゲート１１２がＮＡＮＤゲート１１４に接続される。メ
モリセルすなわち記憶素子２８からの“ディスエーブ
ル”信号はＮＯＲゲート１１６、１１８に印加される。
“フィードバック・イネーブル”（ＦＢ Ｅｎａｂｌ
ｅ）信号はＮＯＲゲート１１６及びインバータ１２０に
印加され、インバータ１２０はＮＯＲゲート１１８に接
続される。信号線１１０上のフィードバック信号はＮＡ
ＮＤゲート１２２に印加され、ＮＯＲゲート１１８の出
力も同様である。ＮＯＲゲート１１６はＮＡＮＤゲート
１１２に接続され、ＮＡＮＤゲート１２２はＮＡＮＤゲ
ート１１４に接続される。
【００１７】この入力バッファ５４に関して、ディスエ
ーブル信号はマッチ信号と同一の値を有する。ディスエ
ーブル信号がハイレベルである場合は、両方のＮＯＲゲ
ートの出力がローレベルに保持されて、ＮＡＮＤゲート
１１２及び１２２の出力をローレベルに、ＮＡＮＤゲー
ト１１４の出力をハイレベルに保持する。ディスエーブ
ル信号がハイレベルである場合は、フィードバック・イ
ネーブル信号の値に従って、入力パッド２４の信号又は
フィードバック信号のいずれかがＮＡＮＤゲート１１４
に印加される。こうして、ディスエーブル信号はその値
に従って両方の入力信号を使用不能とし又は使用可能と
する。
【００１８】図４は、プログラムされた論理機能により
信号線が使用されているかどうかを決定するために用い
られた回路の概略ブロック図を示す。プログラミング・
データは、従来公知の直列シフトレジスタ８２へシフト
される。データのコピーは、前記データがＡＮＤ／ＯＲ
アレイ１０へプログラムされる間、ランダムアクセスメ
モリ８４に記憶される。その際、プログラミング・デー
タの第２グループは直列シフトレジスタ８２へ読み込ま
れる。プログラミング・データの２つのグループのアド
レスが比較されて２つのグループが相補的であることを
保証する。プログラミング・データのアドレス指定は公
知技術である。２つのグループが互いに相補的である場
合は、比較回路８６はプログラミング・データの第１グ
ループの各要素をプログラミング・データの第２グルー
プの対応する要素と比較する。データの２つのグループ
が同一であるときは、それらはプログラムされた論理機
能により必要とされず、ビット“マッチ”７４がセット
される。プログラミング・データは、そのときＡＮＤ／
ＯＲアレイ１０へプログラムされる。“マッチ”の値
は、第２グループがＡＮＤ／ＯＲアレイ１０へプログラ
ムされるときに、第１及び第２グループに対応する入力
バッファのためにイネーブル／ディスエーブル・ビット
にプログラムされる。
【００１９】図５は、直列シフトレジスタ８２、ランダ
ムアクセスメモリ８４及び比較回路８６をより詳細に示
す。直列シフトレジスタ８２では２つの要素８８、９０
が、ランダムアクセスメモリ８４では２つの要素９２、
９４だけが図５に示されるが、実際の装置は多数の要素
を有するのはもちろんである。
【００２０】比較回路８６中の排他的ＮＯＲゲート９
６、９８は、直列シフトレジスタ８２中の要素８８、９
０とランダムアクセスメモリ８４中の要素９２、９４に
接続される。要素８８、９０が要素９２、９４とそれぞ
れ同一の値である場合は、排他的ＮＯＲゲート９６、９
８の出力１００、１０２はハイレベルとなる。出力１０
０、１０２はＡＮＤゲート１０４に印加される。出力１
００、１０２が両方ハイレベルのときは、要素８８、９
０と要素９２、９４の一致を示し、ＡＮＤゲート１０４
の出力はハイレベルである。ＡＮＤゲート１０６はＡＮ
Ｄゲート１０４及びアドレスコンパレータ１０８に接続
される。要素８８、９０が要素９２、９４と相補的であ
ることをアドレスコンパレータ１０８が示す場合は、プ
ログラミング・データの２つのグループはプログラムさ
れた論理機能で使用されないことを示す“マッチ”信号
７４が発生される。マッチ信号は反転されて図２及び図
３のマッチ信号を生成し、そして、直列シフトレジスタ
８２及びランダムアクセスメモリ８４中に今見いだされ
たプログラミング・データのグループによりアドレス指
定された入力に対応するメモリセル２８に接続される。
【００２１】要素８８、９０と要素９２、９４のいずれ
の対も異なる値をもつ場合、つまり一致しない場合は、
排他的ＮＯＲゲート９６、９８の１個又はそれ以上の出
力１００、１０２はローレベルとなる。この場合、マッ
チ信号７４はローレベルに留どまり、プログラミング・
データの２つのグループはプログラムされた論理機能で
必要とされることを示す。一方、要素８８、９０と要素
９２、９４がお互いに相補的でないことをアドレスコン
パレータ１０８が示す場合は、マッチ信号はローレベル
に留どまる。
【００２２】ＡＮＤ／ＯＲアレイ１０がＥＰＲＯＭ又は
ＥＥＰＲＯＭ技術を用いて構成される場合は、メモリセ
ル２８は同様にＥＰＲＯＭ又はＥＥＰＲＯＭであるべき
である。一方、ＡＮＤ／ＯＲアレイ１０がＳＲＡＭ基本
装置である場合は、メモリセル２８もＳＲＡＭであるべ
きである。もし望むならば、ＳＲＡＭメモリセルは予備
（バックアップ）のバッテリをもつことができるので、
論理装置がターンオフされたときはメモリセル１０中に
記憶されたデータは救われる。米国特許願第５０２５７
２号は、ＳＲＡＭ式プログラマブル論理装置の好適例の
構成及び動作を記述する。
【００２３】この発明は、入力信号が使用されるかどう
かを決定し、信号線に対応する入力の使用又は不使用に
基づいて入力バッファを使用可能又は使用不能とする自
動方法について説明した。しかしながら、プログラマブ
ル論理装置１１をプログラミングするときは、使用可能
／使用不能情報はメモリセル２８へ直接プログラムでき
る。さらに、この発明はＡＮＤ／ＯＲアレイを含んでい
る論理装置で使用することに限定されない。この発明は
論理装置の他の型で使用することができる。
【００２４】この発明は、好ましい実施例について、詳
しく図示及び説明したが、この発明の精神と範囲から逸
脱することなく、態様及び詳細の様々な変更がなされる
ということが当業者により理解されるだろう。
【図面の簡単な説明】
【図１】この発明の実施例を示す概略ブロック図であ
る。
【図２】この発明の実施例の入力バッファを使用不能と
するための論理回路を示すブロック図である。
【図３】この発明の実施例の入力バッファを使用不能と
するための他の論理回路を示すブロック図である。
【図４】この発明の実施例の入力信号及びその相補入力
信号が不使用かどうかを決定するのに用いられた比較回
路を示すブロック図である。
【図５】この発明の実施例の入力信号及びその相補入力
信号が不使用かどうかを決定するための論理回路を示す
ブロック図である。
【符号の説明】
１０ ＡＮＤ／ＯＲアレイ １１ プログラマブル論理装置 １２、１６ 相補信号線 １４、１８ 真信号線 ２０、２２ 入力バッファ ２４、２６ 入力パッド ２８、３０ メモリセル ３２、３４ 出力信号線 ３６、３８ 出力論理マクロセル ４０、４２ 出力バッファ ４４、４６ 出力パッド ４８、５０ 信号線 ５２、５４ 入力バッファ ５６、５８ メモリセル ６０、６４ 相補信号線 ６２、６６ 真信号線 ８２ 直列シフトレジスタ ８４ ランダムアクセスメモリ ８６ 比較回路

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の入力と、 前記入力に接続され、論理機能を規定する論理アレイ
    と、 構成情報を記憶し、前記構成情報に関連した入力を選択
    的に使用不能にするために各人力に接続された記憶素子
    と、 前記論理アレイに接続された複数の出力と、 プログラミング・データを保持し装置の一部分をプログ
    ラムするプログラミング・バッファと、 前記プログラミング・バッファに接続されて以前に入力
    されたデータのコピーを記憶する複数の蓄積素子と、 前記プログラミング・バッファ及び前記複数の蓄積素子
    に接続され、前記プログラミング・バッファ内のデータ
    と前記複数の蓄積素子内のデータとの間で一致を示す比
    較信号を発生する比較回路と、 前記比較信号に基づいて前記記憶素子内の構成情報を記
    憶する手段と を備えたプログラマブル論理装置。
  2. 【請求項２】 各記憶素子が前記装置のプログラミング
    中に書き込みできるメモリ素子である請求項第１項記載
    のプログラマブル論理装置。
  3. 【請求項３】 各記憶素子がＳＲＡＭである請求項第２
    項記載のプログラマブル論理装置。
  4. 【請求項４】 各記憶素子がプログラマブル読み出し専
    用記憶素子である請求項第２項記載のプログラマブル論
    理装置。
  5. 【請求項５】 各入力が入力バッファを通って前記論理
    アレイに接続され、関連した記憶素子が前記論理アレイ
    中の構成情報に基づいて前記入力バッファを使用可能又
    は使用不能にするようにセットされる請求項第１項記載
    のプログラマブル論理装置。
  6. 【請求項６】 前記プログラミング・バッファが直列シ
    フトレジスタである請求項第１項記載のプログラマブル
    論理装置。
  7. 【請求項７】 前記蓄積素子は、現行列の直前のプログ
    ラムされた列のためのデータ入力のコピーを記憶する請
    求項第１項記載のプログラマブル論理装置。
  8. 【請求項８】 プログラマブル論理装置で使用する回路
    ブロックであって、 プログラミング・データを保持し前記装置の一部分をプ
    ログラムするプログラミング・バッファと、 このプログラミング・バッファに接続されて以前に入力
    されたデータのコピーを記憶する複数の蓄積素子と、 前記プログラミング・バッファ及び前記蓄積素子に接続
    され、前記プログラミング・バッファのデータと、前記
    複数の蓄積素子のデータとの間の一致を示す信号を発生
    する比較回路と を備えた回路ブロック。
  9. 【請求項９】 前記プログラミング・バッファが直列シ
    フトレジスタである請求項第８項記載の回路ブロック。
  10. 【請求項１０】 各蓄積素子が前記装置のプログラミン
    グ中に読み出し書き込みできるランダムアクセスメモリ
    である請求項第８項記載の回路ブロック。
  11. 【請求項１１】 前記比較回路が論理ゲートの組合せで
    ある請求項第８項記載の回路ブロック。
  12. 【請求項１２】 前記蓄積素子が現行列の直前のプログ
    ラムされた列のためのデータ入力のコピーを記憶する請
    求項第８項記載の回路ブロック。
  13. 【請求項１３】 プログラマブル論理装置で使用する回
    路ブロックであって、 記憶セルと、 入力信号線と、 前記記憶セル及び前記入力信号線に接続された入力バッ
    ファと を備え、 前記入力バッファは、前記記憶セルが第１の値を有する
    場合は使用不能とされ、前記記憶セルが第２の値を有す
    る場合は使用可能とされ、かつ 前記入力バッファが前記
    記憶セル及び前記入力信号線に接続されたＮＡＮＤゲー
    ト、このＮＡＮＤゲートの出力に接続された第１のイン
    バータ、並びに前記第１のインバータの出力に接続され
    た第２のインバータを有し、前記第１及び第２のインバ
    ータの出力が前記入力バッファの真出力及び相補出力を
    規定する回路ブロック。
  14. 【請求項１４】 プログラマブル論理装置で使用する回
    路ブロックであって、 記憶セルと、 入力信号線と、 前記記憶セル及び前記入力信号線に接続された入力バッ
    ファと を備え、 前記入力バッファは、前記記憶セルが第１の値を有する
    場合は使用不能とされ、前記記憶セルが第２の値を有す
    る場合は使用可能とされ、かつ 前記入力バッファは入力
    信号線又はフィードバック信号線の任意選択によりそれ
    らから出力させ、前記記憶セルの値が前記入力信号線及
    びフィードバック信号線の両方を使用可能又は使用不能
    とする回路ブロック。
  15. 【請求項１５】 プログラマブル論理装置への入力が論
    理機能で使用されるかどうかを決定する方法であって、 プログラミング・バッファヘの前記入力に対応する列の
    ためのプログラミング・データをローディングするステ
    ップと、前記ローディングされたデータと、第１の列に相補的で
    ある異なる列に対応する以前にローディングされたデー
    タと を比較するステップと、 前記ローディングされたデータがその相補データである
    列と一致する場合は前記入力が使用されないことを示す
    信号を発生するステップとを含む方法。
  16. 【請求項１６】 前記比較するステップが前記ローディ
    ングされたデータを使用されたプログラミング・データ
    と比較し前記ローディングされたデータ列の直前の列を
    プログラムする請求項第１５項記載の方法。
  17. 【請求項１７】 入力が使用されない場合はそのような
    入力に関連した入力バッファを使用不能とするステップ
    をさらに含む請求項第１５項記載の方法。
JP3154224A 1990-06-29 1991-06-26 プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 Expired - Lifetime JP2930773B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US545921 1990-06-29
US07/545,921 US5111079A (en) 1990-06-29 1990-06-29 Power reduction circuit for programmable logic device

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Publication Number Publication Date
JPH04233825A JPH04233825A (ja) 1992-08-21
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