JP2696864B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JP2696864B2 JP2696864B2 JP62298266A JP29826687A JP2696864B2 JP 2696864 B2 JP2696864 B2 JP 2696864B2 JP 62298266 A JP62298266 A JP 62298266A JP 29826687 A JP29826687 A JP 29826687A JP 2696864 B2 JP2696864 B2 JP 2696864B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- row address
- address
- strobe clock
- address strobe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関し、特に内部でデータの複写
を行うメモリ装置に関する。 〔従来の技術〕 従来、メモリセルアレイ部を有するメモリ装置は、外
部から与えられたデータを記憶し且つ記憶されたデータ
を外部へ読出す機能のみを有している。このメモリ記憶
装置においては、データの記憶および読出にあたりロウ
・アドレス・ストローブ・クロックとカラム・アドレス
・ストローブ・クロックとを入力するマルチアドレス形
式を採用しているが、かかるメモリ装置において記憶さ
れたデータを複写するときには、メモリ装置に接続され
た外部回路に一旦複写するためのデータを出力し、前記
データの読出および書込機能を用いてデータを複写して
いる。 〔発明が解決しようとする問題点〕 上述した従来のメモリ装置は、データを複写する際に
データがメモリ装置の外部回路を経由するため、一度に
記憶したりあるいは一度に読出したりできるデータ量に
対し記憶容量の大きなメモリ装置においては、もしくは
記憶データの初期化を行うようにすべてのデータを書替
えるような場合においては、データの複写を必要とする
動作回数が多くなり、したがって複写時間全体が長くな
るという欠点がある。 本発明の目的は、従来のかかる複写時間を短縮するメ
モリ装置を提供することにある。 〔問題点を解決するための手段〕 本発明のメモリ装置は、ロウ・アドレス・ストローブ
・クロックとカラム・アドレス・ストローブ・クロック
とを入力するマルチアドレス形式のメモリ装置におい
て、前記二つのクロックを入力する第一のフリップフロ
ップ回路と、書込イネーブル・クロックと出力イネーブ
ル・クロックとの論理回路出力並びに前記第一のフリッ
プフロップ回路出力の論理積を入力にし且つ複写モード
としてのデータ複写サイクル認識信号を出力する第二の
フリップフロップ回路と、前記データ複写サイクル認識
信号とロウ・アドレス，カラム・アドレス判定信号とを
アドレスデコーダからの信号と比較するセレクタ回路と
を有し、前記ロウ・アドレス・ストローブ・クロックと
前記カラム・アドレス・ストローブ・クロックの立ち下
がりエッジのうち、前記ロウ・アドレス・ストローブ・
クロックの立ち下がり時においては前記カラム・アドレ
ス・ストローブ・クロック，前記書込イネーブル・クロ
ックおよび前記出力イネーブル・クロックの任意の組合
せレベルになったとき、また前記カラム・アドレス・ス
トローブ・クロックの立ち下がり時においては前記ロウ
・アドレス・ストローブ・クロック，前記書込イネーブ
ル・クロックおよび前記出力イネーブル・クロックの任
意の組合せレベルになったとき、前記ロウ・アドレス・
ストローブ・クロックおよび前記カラム・アドレス・ス
トローブ・クロックによりラッチされたアドレスをそれ
ぞれ第一ロウ・アドレスおよび第二ロウ・アドレスと
し、前記第一ロウ・アドレスによって指定された複数の
メモリセル・データを前記第二ロウ・アドレスによって
指定された複数のメモリセルにワード線単位で複写する
ように構成される。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明の一実施例を説明するための特定クロ
ックのレベル判定論理回路図である。 第１図に示すように、かかるレベル判定論理回路は特
定クロックとしての複写モードを表わすデータ複写サイ
クル認識信号を出力するための論理回路であり、ロウ・
アドレス・ストローブ・クロック（以下、▲▼ク
ロックと称す）の立ち下がりエッジにおいてカラム・ア
ドレス・ストローブ・クロック（以下、▲▼クロ
ックと称す）のレベルをラッチする第一のフリップフロ
ップ１と、出力イネーブル・クロック（以下、▲▼
クロックと称す）および書込イネーブル・クロック（以
下、▲▼クロックと称す）の論理和の否定信号を出
力する論理NORゲート２と、第一のフリップフロップ１
の出力とNORゲート２の出力との論理積をとる論理ANDゲ
ート３と、▲▼クロックの立ち下がりエッジにお
いてAND3の出力をラッチする第二のフリップフロップ４
と、▲▼クロックおよび▲▼クロックの論
理和を出力する論理ORゲート５とを有し、複写モード出
力端子６にデータ複写サイクル認識信号を出力する。 次に、このレベル判定論理回路の動作について説明す
る。 この回路は▲▼クロックの立ち下がりエッジに
おいて▲▼クロックが高レベルであり、且つ続く
▲▼クロックの立ち下がりエッジにおいて▲
▼クロック，▲▼クロックが共に低レベルの場合に
複写モード信号であるデータ複写サイクル認識信号が高
レベルになる。また、▲▼クロックおよび▲
▼クロックが高レベルの場合に、複写モード信号であ
るデータ複写サイクル認識信号は低レベルになる。 次に、第２図は第１図に示すレベル判定論理回路の出
力を用いるメモリセルアレイ部のアドレス処理回路図で
ある。 第２図に示すように、このアドレス処理回路はメモリ
セルアレイ部に対し、▲▼クロックによりラッチ
されたアドレスをカラムアドレスもしくは第二ロウアド
レスとして処理する回路である。 第２図において、メモリセルアレイはワード線12とビ
ット線13の交叉する各点にトランスファゲート14とコン
デンサ15とからなる記憶素子が接続される。また、各ワ
ード線12にはワード線選択ゲート16が接続され、一方各
ビット線13には、ここでは一本しか示していないが、ビ
ット線選択ゲート19が接続される。更に、アドレスデコ
ーダ９はロウアドレスおよびカラムアドレス兼用のアド
レスデコーダであり、NORゲート10からなるセレクタ回
路11はアドレスデコーダ９のアドレスデコード出力をワ
ード線12の選択ゲート16あるいはビット線13の選択ゲー
ト19へ切替て入力するためのセレクタである。また、セ
ンスアンプ17は複数のビット線13が接続され、ビット線
13上の電荷情報（電圧）を増幅するセンスアンプであ
り、遅延回路18により▲▼クロックが供給され
る。 一方、ロウアドレス，カラムアドレス判定信号端子７
に入力されるRow/▲▼信号は複写モード出
力端子６に入力される信号との論理がNORゲート８によ
って決定されるが、このRow/▲▼信号はア
ドレスデコーダ９へのアドレス入力が▲▼クロッ
クの立ち下がりエッジでラッチされたものである（Ro
w）か、あるいは▲▼クロックの立ち下がりエッ
ジによりラッチされたものである（Column）かを示す信
号である。 要するに、本実施例においては、第１図に示す複写モ
ード信号によりRow/▲▼信号を制御する論
理NORゲート８を設け、これによりセレクタ回路11のNOR
10にアドレスデコーダ９からのアドレスデコーダ信号と
の選択を行わせるようにしている。尚、上述したメモリ
装置の回路動作については、次の第３図を参照して説明
する。 第３図は第１図および第２図に示した回路におけるデ
ータ複写時の主要信号波形図である。 第３図に示すように、▲▼クロックの立ち下が
りエッジ（時刻t1）において第一ロウアドレスがラッチ
され、この第一ロウアドレス20に対応したワード線（WL
1）が適当な時刻において高レベルになる。しかる後、
メモリセルを構成するトランスファゲート14の電荷情報
がビット線13に達した時刻にセンスイネーブル信号（▲
▼）を低レベルにし、ビット線の電荷情報（電
圧）を増幅する。一方、時刻t1における▲▼クロ
ックが高レベルで且つ▲▼クロックの立ち下がり
エッジ（時刻t2）における▲▼クロックおよび▲
▼クロックが共に低レベルであれば、時刻t2の第二の
ロウアドレス21をラッチする。従って、メモリ装置の内
部では複写モード信号が高レベルになり、データを複写
する特定のサイクルであることを認識することができ
る。しかるに、第２図に示すセンスアンプ17が一度増幅
動作を始めると▲▼クロックが高レベルになるま
で増幅されたデータは失われないため、時刻t2以後の適
当な時刻において第二のロウアドレス21に対応したワー
ド線WL2が高レベルになると、蓄積されていた電荷情報
が失われ、センスアンプ17が増幅した電荷情報、すなわ
ち第一ロウアドレス20のメモリセルに蓄積されていた電
荷情報に置き替わる。最後に、▲▼クロックの立
ち上がりエッジ（時刻t3）以後適当な時刻において、第
一ロウアドレス20に対応したワード線WL1および第二の
ロウアドレス21に対応したワード線WL2が共に低レベル
になり、且つセンスイネーブル信号（▲▼）が高
レベルになることにより、この新たに設定した複写サイ
クルが終了する。 上述したように、本実施例においては、従来のメモリ
装置では使用されていなかった▲▼クロックの立
ち下がりエッジで▲▼クロックおよび▲▼クロ
ック共に低レベルであるという特定クロックタイミング
を複写サイクルの規定に用いているため、この新しいサ
イクルがメモリ装置の動作を損うこともない。 〔発明の効果〕 以上説明したように、本発明のメモリ装置は二つのフ
リップフロップ回路とセレクタ回路およびロウ・アドレ
ス・ストローブ・クロック，カラム・アドレス・ストロ
ーブ・クロックを用い、前記両クロックの立ち下がりエ
ッジにおける他のクロックのレベルが特定の組合せにな
ったときにカラム・アドレス・ストローブ・クロックの
立ち下がりエッジで第二ロウ・アドレスをラッチし、ロ
ウ・アドレスに対応したワード線の単位でデータを内部
複写することにより、一度に大量のデータを複写するこ
とができるようになるので、複写時間を短縮することが
できるという効果がある。
を行うメモリ装置に関する。 〔従来の技術〕 従来、メモリセルアレイ部を有するメモリ装置は、外
部から与えられたデータを記憶し且つ記憶されたデータ
を外部へ読出す機能のみを有している。このメモリ記憶
装置においては、データの記憶および読出にあたりロウ
・アドレス・ストローブ・クロックとカラム・アドレス
・ストローブ・クロックとを入力するマルチアドレス形
式を採用しているが、かかるメモリ装置において記憶さ
れたデータを複写するときには、メモリ装置に接続され
た外部回路に一旦複写するためのデータを出力し、前記
データの読出および書込機能を用いてデータを複写して
いる。 〔発明が解決しようとする問題点〕 上述した従来のメモリ装置は、データを複写する際に
データがメモリ装置の外部回路を経由するため、一度に
記憶したりあるいは一度に読出したりできるデータ量に
対し記憶容量の大きなメモリ装置においては、もしくは
記憶データの初期化を行うようにすべてのデータを書替
えるような場合においては、データの複写を必要とする
動作回数が多くなり、したがって複写時間全体が長くな
るという欠点がある。 本発明の目的は、従来のかかる複写時間を短縮するメ
モリ装置を提供することにある。 〔問題点を解決するための手段〕 本発明のメモリ装置は、ロウ・アドレス・ストローブ
・クロックとカラム・アドレス・ストローブ・クロック
とを入力するマルチアドレス形式のメモリ装置におい
て、前記二つのクロックを入力する第一のフリップフロ
ップ回路と、書込イネーブル・クロックと出力イネーブ
ル・クロックとの論理回路出力並びに前記第一のフリッ
プフロップ回路出力の論理積を入力にし且つ複写モード
としてのデータ複写サイクル認識信号を出力する第二の
フリップフロップ回路と、前記データ複写サイクル認識
信号とロウ・アドレス，カラム・アドレス判定信号とを
アドレスデコーダからの信号と比較するセレクタ回路と
を有し、前記ロウ・アドレス・ストローブ・クロックと
前記カラム・アドレス・ストローブ・クロックの立ち下
がりエッジのうち、前記ロウ・アドレス・ストローブ・
クロックの立ち下がり時においては前記カラム・アドレ
ス・ストローブ・クロック，前記書込イネーブル・クロ
ックおよび前記出力イネーブル・クロックの任意の組合
せレベルになったとき、また前記カラム・アドレス・ス
トローブ・クロックの立ち下がり時においては前記ロウ
・アドレス・ストローブ・クロック，前記書込イネーブ
ル・クロックおよび前記出力イネーブル・クロックの任
意の組合せレベルになったとき、前記ロウ・アドレス・
ストローブ・クロックおよび前記カラム・アドレス・ス
トローブ・クロックによりラッチされたアドレスをそれ
ぞれ第一ロウ・アドレスおよび第二ロウ・アドレスと
し、前記第一ロウ・アドレスによって指定された複数の
メモリセル・データを前記第二ロウ・アドレスによって
指定された複数のメモリセルにワード線単位で複写する
ように構成される。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明の一実施例を説明するための特定クロ
ックのレベル判定論理回路図である。 第１図に示すように、かかるレベル判定論理回路は特
定クロックとしての複写モードを表わすデータ複写サイ
クル認識信号を出力するための論理回路であり、ロウ・
アドレス・ストローブ・クロック（以下、▲▼ク
ロックと称す）の立ち下がりエッジにおいてカラム・ア
ドレス・ストローブ・クロック（以下、▲▼クロ
ックと称す）のレベルをラッチする第一のフリップフロ
ップ１と、出力イネーブル・クロック（以下、▲▼
クロックと称す）および書込イネーブル・クロック（以
下、▲▼クロックと称す）の論理和の否定信号を出
力する論理NORゲート２と、第一のフリップフロップ１
の出力とNORゲート２の出力との論理積をとる論理ANDゲ
ート３と、▲▼クロックの立ち下がりエッジにお
いてAND3の出力をラッチする第二のフリップフロップ４
と、▲▼クロックおよび▲▼クロックの論
理和を出力する論理ORゲート５とを有し、複写モード出
力端子６にデータ複写サイクル認識信号を出力する。 次に、このレベル判定論理回路の動作について説明す
る。 この回路は▲▼クロックの立ち下がりエッジに
おいて▲▼クロックが高レベルであり、且つ続く
▲▼クロックの立ち下がりエッジにおいて▲
▼クロック，▲▼クロックが共に低レベルの場合に
複写モード信号であるデータ複写サイクル認識信号が高
レベルになる。また、▲▼クロックおよび▲
▼クロックが高レベルの場合に、複写モード信号であ
るデータ複写サイクル認識信号は低レベルになる。 次に、第２図は第１図に示すレベル判定論理回路の出
力を用いるメモリセルアレイ部のアドレス処理回路図で
ある。 第２図に示すように、このアドレス処理回路はメモリ
セルアレイ部に対し、▲▼クロックによりラッチ
されたアドレスをカラムアドレスもしくは第二ロウアド
レスとして処理する回路である。 第２図において、メモリセルアレイはワード線12とビ
ット線13の交叉する各点にトランスファゲート14とコン
デンサ15とからなる記憶素子が接続される。また、各ワ
ード線12にはワード線選択ゲート16が接続され、一方各
ビット線13には、ここでは一本しか示していないが、ビ
ット線選択ゲート19が接続される。更に、アドレスデコ
ーダ９はロウアドレスおよびカラムアドレス兼用のアド
レスデコーダであり、NORゲート10からなるセレクタ回
路11はアドレスデコーダ９のアドレスデコード出力をワ
ード線12の選択ゲート16あるいはビット線13の選択ゲー
ト19へ切替て入力するためのセレクタである。また、セ
ンスアンプ17は複数のビット線13が接続され、ビット線
13上の電荷情報（電圧）を増幅するセンスアンプであ
り、遅延回路18により▲▼クロックが供給され
る。 一方、ロウアドレス，カラムアドレス判定信号端子７
に入力されるRow/▲▼信号は複写モード出
力端子６に入力される信号との論理がNORゲート８によ
って決定されるが、このRow/▲▼信号はア
ドレスデコーダ９へのアドレス入力が▲▼クロッ
クの立ち下がりエッジでラッチされたものである（Ro
w）か、あるいは▲▼クロックの立ち下がりエッ
ジによりラッチされたものである（Column）かを示す信
号である。 要するに、本実施例においては、第１図に示す複写モ
ード信号によりRow/▲▼信号を制御する論
理NORゲート８を設け、これによりセレクタ回路11のNOR
10にアドレスデコーダ９からのアドレスデコーダ信号と
の選択を行わせるようにしている。尚、上述したメモリ
装置の回路動作については、次の第３図を参照して説明
する。 第３図は第１図および第２図に示した回路におけるデ
ータ複写時の主要信号波形図である。 第３図に示すように、▲▼クロックの立ち下が
りエッジ（時刻t1）において第一ロウアドレスがラッチ
され、この第一ロウアドレス20に対応したワード線（WL
1）が適当な時刻において高レベルになる。しかる後、
メモリセルを構成するトランスファゲート14の電荷情報
がビット線13に達した時刻にセンスイネーブル信号（▲
▼）を低レベルにし、ビット線の電荷情報（電
圧）を増幅する。一方、時刻t1における▲▼クロ
ックが高レベルで且つ▲▼クロックの立ち下がり
エッジ（時刻t2）における▲▼クロックおよび▲
▼クロックが共に低レベルであれば、時刻t2の第二の
ロウアドレス21をラッチする。従って、メモリ装置の内
部では複写モード信号が高レベルになり、データを複写
する特定のサイクルであることを認識することができ
る。しかるに、第２図に示すセンスアンプ17が一度増幅
動作を始めると▲▼クロックが高レベルになるま
で増幅されたデータは失われないため、時刻t2以後の適
当な時刻において第二のロウアドレス21に対応したワー
ド線WL2が高レベルになると、蓄積されていた電荷情報
が失われ、センスアンプ17が増幅した電荷情報、すなわ
ち第一ロウアドレス20のメモリセルに蓄積されていた電
荷情報に置き替わる。最後に、▲▼クロックの立
ち上がりエッジ（時刻t3）以後適当な時刻において、第
一ロウアドレス20に対応したワード線WL1および第二の
ロウアドレス21に対応したワード線WL2が共に低レベル
になり、且つセンスイネーブル信号（▲▼）が高
レベルになることにより、この新たに設定した複写サイ
クルが終了する。 上述したように、本実施例においては、従来のメモリ
装置では使用されていなかった▲▼クロックの立
ち下がりエッジで▲▼クロックおよび▲▼クロ
ック共に低レベルであるという特定クロックタイミング
を複写サイクルの規定に用いているため、この新しいサ
イクルがメモリ装置の動作を損うこともない。 〔発明の効果〕 以上説明したように、本発明のメモリ装置は二つのフ
リップフロップ回路とセレクタ回路およびロウ・アドレ
ス・ストローブ・クロック，カラム・アドレス・ストロ
ーブ・クロックを用い、前記両クロックの立ち下がりエ
ッジにおける他のクロックのレベルが特定の組合せにな
ったときにカラム・アドレス・ストローブ・クロックの
立ち下がりエッジで第二ロウ・アドレスをラッチし、ロ
ウ・アドレスに対応したワード線の単位でデータを内部
複写することにより、一度に大量のデータを複写するこ
とができるようになるので、複写時間を短縮することが
できるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を説明するための特定クロッ
クのレベル判定論理回路図、第２図は第１図に示すレベ
ル判定論理回路の出力を用いるメモリセルアレイ部のア
ドレス処理回路図、第３図は第１図および第２図に示し
た回路におけるデータ複写時の主要信号波形図である。 １……第一のフリップフロップ、２……NOR、３……AN
D、４……第二のフリップフロップ、５……OR、６……
複写モード出力端子、７……ロウアドレス，カラムアド
レス判定信号端子、８……NOR、９……アドレスデコー
ダ、10……NOR、11……セレクタ回路、12……ワード
線、13……ビット線、14……トランスファゲート、15…
…コンデンサ、16……ワード線選択ゲート、17……セン
スアンプ、18……遅延回路、19……ビット線選択ゲー
ト、20……第一のRowアドレス、21……第二のRowアドレ
ス。
クのレベル判定論理回路図、第２図は第１図に示すレベ
ル判定論理回路の出力を用いるメモリセルアレイ部のア
ドレス処理回路図、第３図は第１図および第２図に示し
た回路におけるデータ複写時の主要信号波形図である。 １……第一のフリップフロップ、２……NOR、３……AN
D、４……第二のフリップフロップ、５……OR、６……
複写モード出力端子、７……ロウアドレス，カラムアド
レス判定信号端子、８……NOR、９……アドレスデコー
ダ、10……NOR、11……セレクタ回路、12……ワード
線、13……ビット線、14……トランスファゲート、15…
…コンデンサ、16……ワード線選択ゲート、17……セン
スアンプ、18……遅延回路、19……ビット線選択ゲー
ト、20……第一のRowアドレス、21……第二のRowアドレ
ス。
Claims (1)
- (57)【特許請求の範囲】 １．ロウ・アドレス・ストローブ・クロックとカラム・
アドレス・ストローブ・クロックとを入力するマルチア
ドレス形式のメモリ装置において、前記二つのクロック
を入力する第一のフリップフロップ回路と、書込イネー
ブル・クロックと出力イネーブル・クロックとの論理回
路出力並びに前記第一のフリップフロップ回路出力の論
理積を入力にし且つ複写モードとしてのデータ複写サイ
クル認識信号を出力する第二のフリップフロップ回路
と、前記データ複写サイクル認識信号とロウ・アドレ
ス，カラム・アドレス判定信号とをアドレスデコーダか
らの信号と比較するセレクタ回路とを有し、前記ロウ・
アドレス・ストローブ・クロックと前記カラム・アドレ
ス・ストローブ・クロックの立ち下がりエッジのうち、
前記ロウ・アドレス・ストローブ・クロックの立ち下が
り時においては前記カラム・アドレス・ストローブ・ク
ロック，前記書込イネーブル・クロックおよび前記出力
イネーブル・クロックの任意の組合せレベルになったと
き、また前記カラム・アドレス・ストローブ・クロック
の立ち下がり時においては前記ロウ・アドレス・ストロ
ーブ・クロック，前記書込イネーブル・クロックおよび
前記出力イネーブル・クロックの任意の組合せレベルに
なったとき、前記ロウ・アドレス・ストローブ・クロッ
クおよび前記カラム・アドレス・ストローブ・クロック
によりラッチされたアドレスをそれぞれ第一ロウ・アド
レスおよび第二ロウ・アドレスとし、前記第一ロウ・ア
ドレスによって指定された複数のメモリセル・データを
前記第二ロウ・アドレスによって指定された複数のメモ
リセルにワード線単位で複写することを特徴とするメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298266A JP2696864B2 (ja) | 1987-11-25 | 1987-11-25 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298266A JP2696864B2 (ja) | 1987-11-25 | 1987-11-25 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138694A JPH01138694A (ja) | 1989-05-31 |
| JP2696864B2 true JP2696864B2 (ja) | 1998-01-14 |
Family
ID=17857407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298266A Expired - Lifetime JP2696864B2 (ja) | 1987-11-25 | 1987-11-25 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696864B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625601A (en) * | 1994-04-11 | 1997-04-29 | Mosaid Technologies Incorporated | DRAM page copy method |
| US6728851B1 (en) | 1995-07-31 | 2004-04-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| GB0123415D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Method of writing data to non-volatile memory |
| GB0123410D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Memory system for data storage and retrieval |
| US7231643B1 (en) | 2002-02-22 | 2007-06-12 | Lexar Media, Inc. | Image rescue system including direct communication between an application program and a device driver |
| US7370166B1 (en) | 2004-04-30 | 2008-05-06 | Lexar Media, Inc. | Secure portable storage device |
-
1987
- 1987-11-25 JP JP62298266A patent/JP2696864B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01138694A (ja) | 1989-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111383676B (zh) | 存储器装置、存储器系统及相关方法 | |
| US7573738B2 (en) | Mode selection in a flash memory device | |
| US4667330A (en) | Semiconductor memory device | |
| KR100386442B1 (ko) | 메모리디바이스회로 및 멀티뱅크메모리어레이의 멀티뱅크컬럼의동시어드레스방법 | |
| US7778107B2 (en) | Decoding control with address transition detection in page erase function | |
| JP3280704B2 (ja) | 半導体記憶装置 | |
| JP2531829B2 (ja) | スタティック型メモリ | |
| US6175533B1 (en) | Multi-port memory cell with preset | |
| JPS60115094A (ja) | ダイナミツクランダムアクセスメモリ装置 | |
| KR100324150B1 (ko) | 메모리 어드레스 생성회로 및 반도체 메모리장치 | |
| KR0136448B1 (ko) | 에러 자체 정정회로를 갖는 반도체 메모리 소자 | |
| EP0311047B1 (en) | Dynamic random access memory | |
| KR940005697B1 (ko) | 용장 메모리 셀을 갖는 반도체 메모리 장치 | |
| US6477082B2 (en) | Burst access memory with zero wait states | |
| JP2696864B2 (ja) | メモリ装置 | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| US6631094B2 (en) | Semiconductor memory device having SRAM interface | |
| US6487132B2 (en) | Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations | |
| US5327387A (en) | Dynamic random access memory having an improved operational stability | |
| JPH06342593A (ja) | マルチポート・メモリセル | |
| JPH06215590A (ja) | フラッシュ消去型不揮発性メモリ | |
| JPS62287498A (ja) | 半導体記憶装置 | |
| JPS6150285A (ja) | シリアルメモリ装置 | |
| JPH11203889A (ja) | 半導体記憶装置 | |
| JP2826238B2 (ja) | 半導体メモリ |