JPH06342593A

JPH06342593A - マルチポート・メモリセル

Info

Publication number: JPH06342593A
Application number: JP3133341A
Authority: JP
Inventors: Wolfdieter Loehlein; ボルフディーテル・レーライン; Otto Martin Wagner; オットー・マルチン・バグネル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-09-05
Filing date: 1991-05-10
Publication date: 1994-12-13
Also published as: EP0473819A1

Abstract

(57)【要約】【目的】セル内容を読み出すための２つのポートと、
セルに書き込むための１つのポートとを備えたマルチポ
ート・メモリセルを提供する。【構成】２つのビットライン（ＢＬＡ，ＢＬＢ）と共
に２つのワードライン（ＷＬＡ，ＷＬＢ）を備えたメモ
リが開示されている。ワードライン（ＷＬＡ，ＷＬＢ）
のそれぞれは、読み出しおよび書き込みに共通に用いら
れ、２つの異なるデコーダから個別にアドレスされる。
２つの読み出しアドレス信号および書き込みアドレス信
号がマルチプレクサに供給され、マルチプレクサは読み
出し時に読み出しアドレス信号を対応するデコーダにゲ
ートし、書き込み時に書き込みアドレス信号を両方のデ
コーダにゲートする。その結果、セルは２つの入力／出
力装置のいずれかによって読み取られる。メモリセルは
４つのＮ型ＦＥＴ（Ｔ３，Ｔ４，Ｔ５，Ｔ６）と、２つ
のＰ型ＦＥＴ（Ｔ１，Ｔ２）によって構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セル内容を読み出すた
めの２つのポートと、セルに書き込むための１つのポー
トとを備えたマルチポート・メモリセルに関するもので
ある。このメモリセルはＶＬＳＩメモリに組み込むのに
適している。

【０００２】

【従来の技術】“集積回路ＭＯＳランダムアクセス・メ
モリ”（「半導体設計」、２１−２５、１９６５）にお
いてＪ．Ｓ．ＳＣＨＭＩＤＴにより最初に示されたいわ
ゆる６素子セルは、電界効果トランジスタにより作成さ
れたその後のメモリセルの基礎となっている。ＶＬＳＩ
の設計が複雑になるにつれて、一つ以上の装置から読み
出しが可能なセルに対する需要が高まってきている。こ
の機能を可能とするため、種々の回路設計が開発され
た。その例のいくつかを挙げると、米国特許第４７６８
１７２号明細書、“マルチエミッタ併合トランジスタ３
ポート・アレーセル”（ＩＢＭ技術開示公報、第２８
巻、１１号、１９８６年４月、ページ５０６３−５０６
４）、“高密度マルチポートＳＲＡＭセル”（Ｒ．ＣＬ
ＥＭＥＮ他、ＩＢＭ技術開示公報、第３２巻、１０４
号、１９９０年５月、ページ１７６−１８７）などであ
る。これらのセル設計では、３ポートセルの場合でも、
いずれも比較的多数のトランジスタを必要とし、また、
セルに対するデータの書き込みおよび読み出しのために
個別のビットラインが設けられている。従ってその実装
コストは高く、また広いチップスペースを必要とする。

【０００３】これらの問題のいくつかは、“高密度マル
チポートセル設計”（ＬＯＥＨＬＥＩＮ他、ＩＢＭ技術
開示公報、第３０巻、７号、１９８７年１１月）に開示
された設計法によって解決できる。この論文には、複数
のポートアドレスが同一のセルを同時にアクセスするか
否かをチェックし、イエスの場合には、一つのアクセス
だけを許可し、他はすべて不許可とするコンパレータを
備えた回路が開示されている。この回路は、上述した従
来の回路と異なり単一のワードラインを用いているが、
コンパレータを構成するための論理回路の追加が必要で
ある。

【０００４】ＬＯＥＨＬＥＩＮ他による論文“６素子セ
ルにおけるシングル／デュアルポート・アレー・アプロ
ーチ”（ＩＢＭ技術開示公報、第３１巻（１）、１９８
８年６月、ページ２９１）には、２つのワードラインを
用いるセル設計法が示されている。２つのワードライン
の内、１つはセルに書き込むために用いられ、他は読み
出しのために用いられる。両方のワードラインを読み出
しのために独立に、同時に用いることはできない。

【０００５】

【発明が解決しようとする課題】本発明の目的は、ワー
ド線を読み出しおよび書き込みに共通に使用し、且つ２
つのポートで読み出し可能なマルチポート・メモリセル
を提供することである。

【０００６】

【課題を解決するための手段】本発明は、２つの異なる
ポートを用いて同時に直接読み出すことができ、そして
６つのトランジスタだけで構成できるメモリセルを開示
する。セルは読み出しおよび書き込みのために同一のワ
ードラインを用いる。これは、ワードラインをマルチプ
レクサに接続することによって達成される。セルから読
み出す場合、各読み出しポートは異なるワードラインに
接続される。しかし、書き込みの場合には、書き込みポ
ートは両方のワードラインに接続され、セルの内容が変
更される。セルの内容は、１つのビットラインの電位を
基準電位と比較することによって読み出される。これに
よりＶＬＳＩ回路の設計は非常に簡素となり、メモリセ
ルが占めるスペースも縮小する。そして、製造コストは
低減し、歩留りは向上する。

【０００７】

【実施例】図１に基本メモリセルを示す。このメモリセ
ルは、Ｐ型の電界効果トランジスタＴ１，Ｔ２およびＮ
型の電界効果トランジスタＴ３，Ｔ４により構成された
フリップフロップ１５を備えている。フリップフロップ
１５の出力は、Ｎ型の電界効果トランジスタＴ５，Ｔ６
を通じてビットラインＢＬＡ，ＢＬＢに接続されてい
る。トランジスタＴ５，Ｔ６のゲートは２つの異なるワ
ードラインＷＬＡ，ＷＬＢにより形成されている。ビッ
トラインＢＬＡはセンス・アンプ１０に接続されてい
る。ビットラインＢＬＢが接続されたセンス・アンプ１
２は、その出力に接続されたインバータを備えている。
ビットラインＢＬＡ，ＢＬＢの電位は、トランジスタＴ
７，Ｔ８によって基準電圧（Ｖｒｅｆ）に維持される。

【０００８】図２にメモリセルを動作させるために必要
な外部回路を示す。ここで、プロセッサがメモリセルの
内容の読み出しを要求するものとする。データを引き出
すメモリセルのアドレスを含む読み出しアドレス信号が
発生される。図には２つのライン５５，５６が示され、
それらはマルチプレクサ５４に接続されている。各ライ
ンは個別の読み出しアドレス信号ＡまたはＢを同時に伝
送でき、マルチプレクサ５４はこれらの信号を独立に、
読み出すべきセルのアドレスをデコードするアドレス・
デコーダ５０，５２にそれぞれ送る。アドレスされたメ
モリセルのワードラインＷＬＡあるいはＷＬＢはトリガ
され、セルの内容が読み出される。読み出し動作は互い
に独立に行われるので、読み出し要求は、同一のメモリ
セルに対して行うこともでき、また異なるメモリセルに
対して行うこともできる。

【０００９】次にプロセッサがメモリセルへのデータの
書き込みを要求するものとする。このときプロセッサは
書き込みアドレス信号をライン５７に発生し、その信号
はマルチプレクサ５４によって受け取られ、そしてデコ
ーダ５０，５２に送られる。デコーダ５０，５２は同一
の書き込みアドレス信号をデコードするので、アドレス
された同一のセルのワードラインＷＬＡ，ＷＬＢはハイ
レベルとなり、その結果、セルの内容は、よく知られた
方法にもとづき、ビットラインＢＬＡ，ＢＬＢ上の電圧
を変えることによって重ね書きされる。

【００１０】セルの動作は図３のタイミング図を参照す
ることによって理解できる。最初に読み出し動作につい
て説明する。アレークロック（波形１１０）のリーディ
ング・エッジはリストア信号（波形１２０）をトリガ
し、その結果、ＶｒｅｆはＰ型の電界効果トランジスタ
Ｔ７，Ｔ８によってビットラインＢＬＡ，ＢＬＢから絶
縁される。その間、読み出しアドレス信号Ａおよび／あ
るいはＢは安定しており、デコーディングが開始され
る。デコーダ５０，５２でアドレスのデコーディングが
完了すると、ワードラインはリストア信号がオフした
後、所定の時間トリガ可能となる（波形１３０）。説明
のため格納された情報は、トランジスタＴ５，Ｔ１，Ｔ
３の共通接続点が０ボルトであり、反対側のトランジス
タＴ２，Ｔ４，Ｔ６の共通接続点はＶｈであるようなも
のとする。その場合、ＷＬＡが上昇すると、トランジス
タＴ５はオンし、ビットラインＢＬＡの電荷を放電する
（波形１４０）。差信号（Ｖｒｅｆ−Ｖｂｌａ。ただ
し、ＶｂｌａはビットラインＢＬＡの電位）はセンス・
アンプ１０によって増幅され、セルの内容を表すデータ
出力信号Ａが発生される（波形１５０）。基準電位Ｖｒ
ｅｆは通常、Ｖｈ／２に設定すればよい。

【００１１】同じプロセスが他のポートにおいても起き
る。１つのビットラインを通じたセル内容の読み出し動
作は、他のビットラインを通じた同一セルの内容読み出
し動作に影響しないので、この例では、同一のビットラ
イン上の同一のセルが読み出されているか、他のセルが
読み出されているかは区別されない。ワードラインＷＬ
Ｂがトリガされ、トランジスタＴ６がオンすると、ビッ
トラインＢＬＢの電圧は、基準電位（Ｖｈ／２）から上
昇し（波形１６０）、それはセンス・アンプ１２によっ
て増幅される。セルの内容を表す正の出力データ信号Ｂ
が、センス・アンプ１２の反転段を通じて得られる。

【００１２】出力が発生されると、直ちにワードライン
をオフさせることができ、新しいリストア信号が発生さ
れ（波形１２０）、ビットラインＢＬＡ，ＢＬＢの電位
はもとの基準電位（Ｖｈ／２）に戻る（波形１４０，１
６０）。

【００１３】書き込み動作では、１つのセルの両方のワ
ードラインＷＬＡ，ＷＬＢが互いに接続される。これ
は、必要な読み出し／書き込み選択信号をマルチプレク
サ５４に送ることにより行われる。セルのアドレスを選
択するための先頭のタイミング（波形１１０，１２０，
１３０）は読み出し動作の場合と同じである。書き込み
アドレス信号は書き込みゲートをトリガし（波形２３
０）、それによりＬＢＡあるいはＢＬＢのいずれかがグ
ランドレベルとなる（すなわち論理“１”あるいは
“０”）。反対側のビットラインは、Ｖｈに引き上げら
れる（波形２１０，２２０）。重ね書きされる場合に
は、セルの状態が変化し、そして書き込みゲートが閉じ
られる。その後、リストアをオフすることによってビッ
トラインは基準電位Ｖｈに戻される。

【００１４】

【発明の効果】本発明によれば、非常に簡単な構成で、
多様な動作が可能なマルチポート・メモリを実現でき
る。

【図面の簡単な説明】

【図１】ワードライン、ビットライン、およびセンス・
アンプを含む基本メモリセルを示す図である。

【図２】図１のメモリセルを動作させるために必要な外
部回路を示す図である。

【図３】図１のメモリセルの動作を示すタイミング図で
ある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者オットー・マルチン・バグネルドイツ連邦共和国 7031 アルトドルフブーフェンベーク 36／１

Claims

【特許請求の範囲】

【請求項１】フリップフロップ（１５）と、ワードライ
ン（ＷＬＡ，ＷＬＢ）と、ビットライン（ＢＬＡ，ＢＬ
Ｂ）と、セルのアドレスをデコードするためのワードラ
イン・アドレス・デコーダ（５０，５２）と、前記セル
の値を読み出すための読み出しポート（５５，５６）
と、前記セルに値を書き込むための書き込みポート（５
７）とを備えたマルチポート・メモリセルにおいて、前記ワードライン・アドレス・デコーダ（５０，５２）
と、前記読み出しポート（５５，５６）および前記書き
込みポート（５７）との間にマルチプレクサ（５４）が
接続されていることを特徴とするマルチポート・メモリ
セル。
【請求項２】前記マルチプレクサ（５４）は、読み出し
／書き込み選択信号によって制御されることを特徴とす
る請求項１記載のマルチポート・メモリセル。
【請求項３】基準電位（Ｖｒｅｆ）が、前記ビットライ
ン（ＢＬＡ，ＢＬＢ）に接続されていることを特徴とす
る請求項１または２記載のマルチポート・メモリセル。
【請求項４】前記基準電位（Ｖｒｅｆ）は、第１のＰ型
電界効果トランジスタ（Ｔ７，Ｔ８）を通じて前記ビッ
トライン（ＢＬＡ，ＢＬＢ）に接続されていることを特
徴とする請求項３記載のマルチポート・メモリセル。
【請求項５】センス・アンプ（１０，１２）が前記ビッ
トライン（ＢＬＡ，ＢＬＢ）のそれぞれと、前記基準電
位（Ｖｒｅｆ）に接続されていることを特徴とする請求
項３記載のマルチポート・メモリセル。
【請求項６】前記フリップフロップ（１５）は、第１の
Ｎ型電界効果トランジスタ（Ｔ５，Ｔ６）を通じて前記
ビットライン（ＢＬＡ，ＢＬＢ）に接続され、前記第１の電界効果トランジスタ（Ｔ５，Ｔ６）の各ゲ
ートは前記ワードライン（ＷＬＡ，ＷＬＢ）の一つに接
続されていることを特徴とする請求項１記載のマルチポ
ート・メモリセル。
【請求項７】前記フリップフロップは、第２および第３
のＰ型電界効果トランジスタ（Ｔ１，Ｔ２）と第２およ
び第３のＮ型トランジスタ（Ｔ３，Ｔ４）とによりなる
ことを特徴とする請求項１記載のマルチポート・メモリ
セル。
【請求項８】前記第２および第３のＰ型電界効果トラン
ジスタ（Ｔ１，Ｔ２）のソースまたはドレインは、共に
所定の電位（２２）に接続され、前記第２および第３のＮ型電界効果トランジスタ（Ｔ
３，Ｔ４）のソースまたはドレインは、共にグランド
（２０）に接続され、前記第２のＰ型電界効果トランジスタ（Ｔ１）のソース
またはドレインは、前記フリップフロップ（１５）の出
力の１つと、前記第２のＮ型トランジスタ（Ｔ３）のソ
ースまたはドレインとに接続され、そして前記第３のＰ
型トランジスタ（Ｔ２）および前記第３のＮ型電界効果
トランジスタ（Ｔ４）のゲートを形成し、前記第３のＰ型電界効果トランジスタ（Ｔ２）のソース
またはドレインは、前記フリップフロップ（１５）の他
の出力と、前記第３のＮ型トランジスタ（Ｔ４）のソー
スまたはドレインとに接続され、前記第２のＰ型トラン
ジスタ（Ｔ１）および前記第２のＮ型電界効果トランジ
スタ（Ｔ３）のゲートを形成していることを特徴とする
請求項７記載のマルチポート・メモリセル。
【請求項９】２つの前記ビットライン（ＢＬＡ，ＢＬ
Ｂ）と、２つの前記ワードライン（ＷＬＡ，ＷＬＢ）と、２つの前記センス・アンプ（１０，１２）とを備え、前
記センスアンプの１つは反転出力を備えていることを特
徴とする請求項１〜９のいずれかに記載のマルチポート
・メモリセル。