JPH03201293A - 高集積化マルチポートランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高集積化マルチポート半導体記憶装置に関し
、特に、メモリセルとして非対称ＣＭ○フリンプフロン
ブを具備した高集積化マルチポート・スタティック・ラ
ンダムアクセスメモリに関する。

（従来技術及びその問題点） ２つの記憶ワードの並列的読み出しを可能とする記憶装
置、もしくはある特定の記憶ワードの読み出し及び別の
記憶位置への別のワードの書き込みを同時に可能とする
記憶装置は、原理的には知られている。

ＤＥ−ＯＳ　（西独）−２，３２７，０６２には、２本
もしくはそれ以上のワードラインを同時にアドレス指定
できる半導体記憶装置が開示されている。しかし、この
記憶装置においては、読み出された複数のワードが記憶
装置の出力に同時には得られるものではなく、それらの
ワードが論理積を形成すべく記憶装置内で結合されると
いう欠点がある。

このため、１つのワードを他の複数の記憶位置に同時に
書き込むことが不可能となっている。

米国特許第３，６７５，２１８号等に開示された記憶装
置では、任意のランダム部分に情報を書き込むことがで
きる一方、該部分とは異なる部分から情報を読み出すこ
とができるようになっている。この記憶装置の書き込み
／読み出し技法はなかなか複雑であるが１つのワードを
書き込むと同時に別のワードを読み出すことができるに
すぎないものである。’ＭＢＭ　　ＴＤＢ”第１９巻、
胤７　（１９７６年１２月）には、２つの記憶ワードを
並列的に読み出すことの可能な記憶機構が記載されてい
る。また■ＥＥＥ＋９７７の゛国際固体回路会議（Ｉｎ
ｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ　５ｔａｔｅ　Ｃ１
ｃｕｉｔ　Ｃｏｎｆｅｒｅｎｃｅ）”　　（１９７７年
２月１６日〉の第７２頁ないし第７３頁には、２つのワ
ードを別個並列的に読み出すことの可能な３Ｘ２Ｘ９Ｅ
　ＣＬデユアルアドレスレジスタが開示されている。

このように従来技術においては、アクセスボートに明確
な制限があることに加えて、書き込み、検知および選択
を行うための技術手段が比較的複雑なものであり、集積
度を高密度化することができないものである。

上述した並列的アドレス指定の可能な記憶装置には、共
通の問題点がある。すなわち、幾つかのレジスタまたは
メモリを付加しない限り、それらの記憶装置はアドバン
ストプロセッサにおける高速記憶装置として使いものに
ならないという点である。最新のプロセッサには概して
高速レジスタが備えられ、このレジスタの動作は部分的
にプログラマに把握され得るが、把握できない動作もあ
る。多数の命令によって、２つのオペランドが２つの異
なるレジスタから読み出され、次いで処理のため演算装
置へ送られ、この演算装置での演算結果が多数のレジス
タの中の１つに書き込まれる。

このような既知のプロセッサにおいては、１つの命令が
次のようにして実行される。

１、　異なるレジスタから２つのオペランドを読み出し
、 ２、　加算、減算、乗算等の演算動作を実行し、３、　
この演算結果をレジスタ中の１つに供給してこの演算結
果をレジスタに書き込む。

加えて、他の新たな情報、例えば主記憶装置からの新た
な情報をレジスタ中の１つに書き込む要求が生し、該書
き込みのための時間空間（ギャップ）を見つける必要が
ある場合がしばしば生しる。

このような動作は、２つのワードを読み出すだけのアド
レス指定しかできない既知の記憶装置においては、直列
もしくは一部並列にしか実行され得ない。この結果、記
憶時間が積算される事になり、これによって１つの命令
を実行できる速度に重大な影響が生しる。動作速度を高
上するためには、個々のレジスタに対応じてボートを設
け、該ボートを並列的に使用することができるように記
憶装置を構成することが望ましい。すなわち、ここで延
べている例の場合においては、各オペランドに対しての
１つ読出ポートおよび演算結果に対しての１つの書込ボ
ートの計２個を少なくとも備えた記憶装置が望ましい。

レジスタに対するこれらのポートをアドレス指定するた
めに、各々のポートには独立的なアドレスデコーダが備
えられる。上述したように、２ボート付きのレジスタバ
ンクが上記文献（Ｉ　Ｅ　Ｅ　Ｅ　　１９７７年）に開
示され公知となっている。高集積化半導体技術において
は、１ビツトにつき１つの記憶セルだけで処理していく
のは相当難しくかつコストもかかる。２アドレスシステ
ムによれば、各ビット２つのセルを用いるのが通例とな
っているが、これら２つのセルは常に同一の情報を含ん
でいなければならない。アドレス装置によって一対のセ
ルの一方に書き込まれた情報は、その対の他方のセルに
も到達してしまうことに配慮しなければならない。上記
の従来技術文献においては、セル対をスタンバイ状態で
カップリング（結合）することによってこれを行う。

すなわち１つのセルに書き込みがなされ、このセルがほ
ぼスタンバイ状態になった後においてのみ、カップリン
グによって同一の情報が他方のセルに書き込まれる。こ
の記憶装置は第３のボートを有しない。

米国特許第４．４１２，３１２号に記載された記憶装置
においては、記憶位置が少なくとも２つの記憶素子で構
成され、これら２つの記憶素子は、複数のカップリング
素子を介して異なるビットライン及び異なるワードライ
ンに接続され、少なくとも３つの独立的に選択可能なポ
ートを有している。これらのカップリング素子は、記憶
素子の基準電位の種々の極性変化に応答する。

１９８０年６月のＩＢＭ公開技報　第２３！恥１の第１
８０〜第１８６頁には、読出および書込の同時的動作の
種々の読み合せに適用されるメモリセルが述べられてい
る。

１９８０年３月のＩＢＭ公開技報　第２２４！５Ｎｎｌ
Ｏの第４５５３〜第４５５４１には、別のマルチポート
アレイセルが開示され、また、１９８０年１２月のＩＢ
Ｍ公開技報　第２３壱に７Ａの第２８２２頁には、マル
チポート非対称メモリセルが記載されている。

従来技術のセルは、密度要件および性能要件、特に高速
バイト書込可能マルチボート・スタティック・ランダム
−？クセスメモリの密度要件および性能要件を満たして
いない。

（発明の概要） 本発明の目的は、密度および書込性能の両要件を同時に
改善し、高速書込または書込スルー動作のための単一バ
イト選択を可能とするマルチポート型の高集積化スタテ
ィック・ランダムアクセスメモリ（ＳＲＡＭ）を提供す
ることにある。

上記の目的を遠戚するための手段は請求項１の特徴部分
に記載されている。その他の改善は請求項２〜７に記載
されている。

上述したようにバイト書込可能マルチポートＳＲＡＭの
密度と書込性能を共に改善するためには、各書込ポート
につき１つの非対称フリップフロップおよび単一のデバ
イスを備えたマルチボートセルを使用し、かつそれに関
連する全てのセルに共通のワードラインに書込バイト制
御手段を備えることを特徴としている。

各メモリセルに１つまたは複数の書込バイトデバイスを
集積化する代わりに、１行内にＫＸ９個のセル（Ｋ＝１
．２．３．・・・）の書込デバイス全部をゲートする特
別のＡＮＤゲートが備えられる。このＡＮＤゲートは、
再入力信号、つまり主書込ワードライン信号ＷＬおよび
特殊の書込バイト信号ＷＢｉが活性化されたときにのみ
選択される。この手法は、面積効率がよく、セルのサイ
ズによってそれほどの制限を受けることなく高速書込性
能のためのセル設計を最適化することができる。

マルチボートセルが読出ボートにインバータバッファを
含む場合、記憶素子としては弱いフィードバック特性を
有する非対称型のフリップフロップによって、シングル
−エンドの書込動作を大きく高速化することができる。

このようなフリップフロップは、交差結合された一対の
インバータによって構成される。その一方のインバータ
は、それに接続されたインバータバッファのサイズに適
合すべく、最小よりも少し大きなデバイスを用いる。他
方のインバータは、書込用Ｎ−ＦＥＴ　（Ｎチャンネル
電界効果トランジスタ）によってソリツブフロップのノ
ードをプルアップした時の逆作用（カウンターイーソエ
ット）を減するべく、最小幅で長いチャンネルのＮ−Ｆ
ＥＴを有しζいる。

この原理によって、書き込まれた信号が読出ポートへ瞬
時に伝送される。

要約すると、ＣＭＯＳスタティック・ランダムアクセス
メモリ（ＳＲＡＭ）に対する本発明のバイト書込機構は
、次のような主要な特徴および利点を有している。

Ｑ　非対称フリップフロップを備えた完全スタティック
・マルチボート・メモリセル −前置増幅器を駆動する第１のインバータの駆動性が十
分である。

一フリップフロンプは弱いフィードバック特性を備えて
おり、逆作用が減ぜられる。

○　メモリセルの外側のバイト書込制御部共通ＡＮＤゲ
ートによって制御され、主ワードラインＷＬおよびバイ
ト書込制御部によって選択される１つの行に１セルグル
ープの書込ボートデバイスが全部含まれる。

このことから、従来技術に比較して次のような作用効果
が得られる。

○　良好な書込性能 単一書込Ｎ−ＦＥＴおよび非対称ソリツブフロップによ
り４４％短い書込時間が得られる。

ＯＦＥＴをある程度省略してアレイ密度を上げられる。

結論として、本発明のバイト書込機構は集積密度と性能
との間に最適なトレードオフを提供する。

単一書込ボートデバイスおよびバイト制御セクシラン・
ワードラインに関連して非対称フリップフロップを用い
るごとにより、高速書込スルー動作に対して完全スタテ
ィック・マルチボート・メモリセルにおける臨界バス遅
延を最小化することができる。

（実施例） 第１図の回路、第２図のブロック図および第３図のタイ
ミング図を参照して、本発明のバイト書込可能マルチボ
ート・セル機構の高速書込動作または書込スルー動作を
以下に説明する。

メモリセルに論理値“′○”が格納されζいると仮定し
、かつ前回の書込／読出動作によって当該ビットライン
がローレベルにされていると仮定する。

書込動作の開始で書込アドレスがセットアツプされる。

書込ワードデコーダＷＤ（第２図）が主ワードライン１
つ例えば、主ワードラインＷＬを選択し、それにより該
ラインＷＬがアドレス信号Ａｗの最後の変化後にハイレ
ベルになるウセルアレイのある特定のブロックｉにのみ
データを選択的に格納するために、バイト書込クロック
信号ＷＢｉが活性化される（第２図）。この信号は、セ
ルブロックの端部に位置する１例の各ＡＮＤゲートに供
給される。クロック信号ＷＢｉがハイレベルになるや否
や、選択された主ワードラインＷＬに接続されている１
つのＡＮＤゲートがイネーブル状態乙こなって、最終的
デコーディングが行われ、その後、関連するブロックワ
ードラインＷＬｗが立ちヒがり、このラインに接続され
たバイト組織セルグループのすべての書込デバイスがゲ
ートオン、すなわち信号導通状態となる。

ある選択されたセルに理論値“１”を格納する場合を仮
定すると、それぞれのデータ入力ひいては書込ビットラ
インＢＬｗはハイレベルにセットされ°ζいなければな
らない（第１Ａ図）。書込ボートＮ−ＦＥＴ、ＴＩがタ
ーンオンすると、セルノード１の電圧ｖ１は電圧ＶＤＤ
−ＶＴｎまでつまり電源電圧ＶＤＤ　（第１Ａ図）から
しきい値電圧ＶＴｎ分低下した電圧までしか充電されな
いが、高利得フリップフロップインバータ（Ｔ２．Ｔ３
）の出力状態を切り換えるには、これで十分である。

このインバータの出力、つまりセルノード２がＶＤＤ−
ＶＴＰ　（ＶＴＰはＰ−ＦＥＴ１７）しキイ値電圧）よ
りも低下すると、低利得インバータ（Ｔ４゜Ｔ５）の小
負荷Ｐ−ＦＥＴ　　Ｔ４がターンオンしてノード１を電
源電圧ＶＤＤまで充電し始める。

そらすると、フィードバック効果により最終的プルアッ
プがおこなわれる。ノード１において得られたハイレベ
ル状態は、フリップフロップを構成するインバータ（Ｔ
２．Ｔ３）およびそれに接続されたインバータバッファ
Ｔ６を介し“ζ瞬時に伝達される。これによって書込動
作が終了する。

該セル読出動作のためにも選択された場合は、読出アド
レスビットの状態に応じて１つまたは複数の読出ボート
を開放することができる。読出アドレスが書込アドレス
と同一である場合のこの動作モードは、書込スルー動作
と称される。読出ポートがそれぞれの読出ワードライン
ＢＬＲＩ　〜ＢＬＲ，，によって選択されるときは、新
たなセルデータが読出ビットラインに転送される５例え
ば、読出ワードラインＷＬＲ，が立ち七がった場合は、
読出ポートであるＮ−ＦＥＴ　　Ｔｌ’ｌがターンオン
になり、ｐ出ビットラインＢＬＲ，はインバータバッフ
ァＴ６からの高電圧レベルを受ける。しかしζ、人力か
ら受けたデータはメモリセルを介してデータ出力端に読
み出される。

記憶されている論理値“°１”に“Ｏ”を重ね書きする
場合は、セルノード１が書込ポートＮ−ＦＥＴ　　Ｔｌ
を介して電源電圧ＶＤＤからグランドレベルまで瞬時に
低下されることになる。

第４図の実施例においては、書込ポートＴ１はＰ型デバ
イスで構成されている。このようにすると、゛書込ワー
ドライン”が高負荷を駆動すべきときに好適である。こ
の場合、ワードラインを電源電圧ＶＤＤからグランドレ
ベルまで瞬時に低下させることができるので、ワードド
ライバを介して高速選択が可能である。さらにこの場合
、フリップフロップは正確な反転モードで非対称的にセ
ットされ、つまりＰ−ＦＥＴ　　Ｔ４のサイズが小さく
、これにより書込ポートのＰ型デバイスＴ１によって影
響を受ける論理的“Ｏ”の書込みが高速化される。

【図面の簡単な説明】

第１図は、メモリマトリンクス力のマルチポートセルの
典型的な回路構成を示すブロック図、第１Ａ図は、第１
図の回路を詳細に示すブロック図、 第２図は、マルチポートＳＲＡＭの１行に対する書込回
路を示すブロック図、 第３図は、第１図および第２図のＳＲＡＭにおける動作
タイミングを示すタイミング図、第４図は、マルチボー
）ＳＲＡＭのセルの特に好適な回路を示すブロック図で
ある。 Ｔ２．Ｔ４・・・Ｐ型電界効果型トランジスタ（Ｐ−Ｆ
［！Ｔ）Ｔ３．Ｔ５・・・Ｎ型電界効果型トランジスタ
（Ｎ−ＦＥＴ）Ｔ６・・・インバータバッファ １．２・・・セルノート ＷＤ・・・書込ワードデコーダ

Claims (1)

1. 【特許請求の範囲】 １、メモリセルとしての非対称ＣＭＯＳフリップフロッ
   プ（ＦＦ）及びこれらのフリップフロップ間にクロスポ
   イントを形成するように交差する複数のビットラインお
   よびワードラインを備え、これらのクロスポイントに複
   数の記憶位置を設けかつ該それぞれの記憶位置をビット
   ライン及びワードラインに接続して、単一のビットグル
   ープまたは単一のバイトを高速書込動作または書込スル
   ー動作のために選択できるようにした高集積化マルチポ
   ート・スタティック・ランダムアクセスメモリ（ＳＲＡ
   Ｍ）において、 セルマトリクスをＫビット列（Ｋ＝１、２、・・・）の
   ｉブロックに分割し、 各ブロックに１列分のＡＮＤゲートを接続して、特定の
   書込バイト制御信号（ＷＢｉ）の状態に応じて前記ＡＮ
   Ｄゲートによりブロックワードライン（ＷＬｗ）をそれ
   ぞれの主書込ワードライン（ＷＬ）に連結合させ、 交差接続された第１及び第２のインバータ（Ｔ２、Ｔ３
   、Ｔ４、Ｔ５）によって非対称ＣＭＯＳフリップフロッ
   プ（ＦＦ）を構成し、フリップフロップを構成する第１
   のインバータ（Ｔ２、Ｔ３）をそれに接続されたインバ
   ータバッファまたは前置増幅器を駆動するように構成し
   、フリップフロップを構成する第２のインバータ（Ｔ４
   、Ｔ５）に、書込ポート（Ｎ−ＦＥＴ）を介してハイレ
   ベルを書き込む時に逆作用（カウンターイフェクト）が
   減少されるように最小幅で長いチャンネルのＮチャンネ
   ル電界効果型トランジスタ（Ｎ−ＦＥＴ）を設けたこと
   を特徴とする高集積化マルチポート・スタティック・ラ
   ンダムアクセスメモリ。 ２、請求項１記載のマルチポート・スタティック・ラン
   ダムアクセスメモリにおいて、 セルブロックの端部に位置する１列分のＡＮＤゲート（
   Ａ）に与えられるバイト書込クロック信号（ＷＢｉ）を
   活性化させ、このバイト書込クロック信号（ＷＢｉ）が
   ハイレベルになるや否や最終的デコーディングを行うよ
   うに、選択された主ワードライン（ＷＬ）に接続された
   １つのＡＮＤゲートをイネーブル状態にし、 関連するセルグループのすべての書込デバイスをゲート
   オン状態にし、 関連するブロックワードライン（ＷＬｗ）を立ち上げ活
   性化することを特徴とするマルチポート・スタティック
   ・ランダムアクセスメモリ。 ３、請求項１または２記載のマルチポート・スタテック
   ・ランダムアクセスメモリにおいて、各書込ポート毎に
   非対称フリップフロップ（ＦＦ）と単一デバイスとを備
   えたマルチポートセルを使用し、 全ての関連するマルチポートセルに共通な書込ワードラ
   イン（ＷＬ）に書込ビットグループ制御手段を設けるこ
   とを特徴とするマルチポート・スタティック・ランダム
   アクセスメモリ。 ４、請求項１ないし３のいずれかに記載のマルチポート
   ・スタティック・ランダムアクセスメモリにおいて、 各マルチポートセルは読出ポート内にインバータバッフ
   ァを含み、シングル−エンド書込みが弱いフィードバッ
   ク特性を有する非対称フリップフロップ（ＦＦ）によっ
   て大巾に高速化されるよう構成されていることを特徴と
   するマルチポート・スタティック・ランダムアクセスメ
   モリ。 ５、請求項１もしくは４記載のマルチポート・スタティ
   ック・ランダムアクセスメモリにおいて、第１のインバ
   ータ（Ｔ２，Ｔ３）は、最小のものよりも少し大きいデ
   バイスを含みかつ関連するインバータバッファ（Ｔ６，
   Ｔ７）に適合化されており、第２のインバータ（Ｔ４，
   Ｔ５）は、フィードバック作用を有して書込Ｎチャンネ
   ル電界効果トランジスタ（Ｔ１）によってフリップフロ
   ップのノード（１）をプルアップした時の逆作用を防止
   するように最小幅で長いチャンネルのＮチャンネル電界
   効果トランジスタ（Ｔ４）を有することを特徴とするマ
   ルチポート・スタティック・ランダムアクセスメモリ。 ６、請求項１ないし５のいずれかに記載のマルチポート
   ・スタティック・ランダムアクセスメモリにおいて、 　ビットグループはハーフバイト、バイトまたはマルチ
   バイトからなることを特徴とするマルチポート・スタテ
   ィック・ランダムアクセスメモリ。 ７、請求項１ないし６のいずれかに記載のマルチポート
   ・スタティック・ランダムアクセスメモリにおいて、 書込ポートの電界効果トランジスタ（ＦＥＴ）はＰチャ
   ンネルデバイスであることを特徴とするマルチポート・
   スタティック・ランダムアクセスメモリ。