DE68922738T2 - Hochintegrierter Halbleiterspeicher mit Mehrfachzugang. - Google Patents

Description

• Die vorliegende Erfindung betrifft hochintegrierte Halbleiterspeicher mit Mehrfachzugriff gemäß der Präambel des Anspruchs 1.
• Speicher, die das parallele Lesen von zwei gespeicherten Worten oder das gleichzeitige Lesen eines speziellen Wortes und das Schreiben eines anderen Wortes auf einen anderen Speicherplatz erlauben sind prinzipiell bekannt.
• Ein Halbleiterspeicher, bei dem es gestatten ist, zwei oder mehr Wort leitungen gleichzeitig zu adressieren, wird in DE-OS 2 327 062 beschrieben. Dieser Speicher besitzt jedoch den Nachteil, daß die gelesenen Worte nicht gleichzeitig am Speicherausgang anliegen, sondern im Speicher kombiniert werden, um ein logisches Ergebnis zu bilden. Das gleichzeitige Schreiben eines Wortes auf andere Speicherplätze ist nicht möglich.
• Aus dem U.S.-Patent 3 675 218 ist desweiteren eine Speicheranordnung bekannt, bei der Informationen in einen Speicherteil mit wahlfreiem Zugriff geschrieben werden können, während Informationen aus einem anderen Teil gelesen werden, der von dem ersten verschieden ist. Obwohl diese Lösung technisch vervollkommnet ist, gestattet sie nur das Schreiben eines Wortes und das gleichzeitige Lesen eines anderen. Im IBM TDB, Band 19, Nr. 7, Dezember 1976 wird eine Speicherorganisation beschrieben, die es gestattet, zwei gespeicherte Worte parallel zu lesen. Von der IEEE "International Solid State Circuit Conference" 1977, 16. Februar 1977, Seiten 72 und 73 ist ein 32 x 9 ECL-Zwei- Adreßregister bekannt, das zwei parallele Leseoperationen gespeicherter Worte erlaubt.
• Neben den offensichtlichen Beschränkungen betreffs des Zugriffsports sind die technischen Mittel, die dem Stand der Technik entsprechend zum Abtasten und zur Auswahl sowie zum Schreiben erforderlich sind, relativ kompliziert gestaltet und gestatten keine optimale Integration.
• Die im vorhergehenden beschriebenen Speicher, welche parallel adressierbar sind, haben den gemeinsamen Nachteil, daß sie, wenn keine zusätzlichen Register oder Speicher bereitgestellt werden, nicht zur Verwendung als Hochgeschwindigkeitsspeicher in modernen Prozessoren geeignet sind. Heutige Prozessoren umfassen in der Regel Hochgeschwindigkeits-Register, deren Arbeitsweise teilweise im Hintergrund liegt und die für den Programmierer teilweise verfügbar sind. Bei vielen Operationen müssen zwei Operanden aus zwei unterschiedlichen Registern gelesen und zur Verarbeitung in die Arithmetik-Einheit eingespeist werden. Das Ergebnis dieser arithmetischen Operation wird in einem der Register gespeichert. In einem solchen bekannten Prozessor, wird ein Befehl wie folgt ausgeführt:
• 1. Lesen der zwei Operanden aus unterschiedlichen Registern;
• 2. Ausführen einer arithmetischen Operation, wie beispielsweise einer Addition, Subtraktion oder Multiplikation; und
• 3. Speisen des Ergebnisses in eines der Register, d.h., das Ergebnis wird in eines der Register geschrieben.
• Zusätzlich ist es häufig erforderlich, eine Zeitlücke zu finden, in welcher neue Informationen, zum Beispiel aus dem Hauptspeicher, in eines der Register geschrieben werden können. Mit den bisher bekannten Speichern, welche eine Adressierung lediglich zum Lesen von zwei Worten gestatten, können solche Operationen nur in Reihenfolge oder teilweise parallel ausgeführt werden. Als ein Ergebnis dessen summieren sich die Speicherzeiten, was die Geschwindigkeit, mit der ein Befehl ausgeführt werden kann, wesentlich beeinflußt. Um die Arbeit zu beschleunigen, wäre es wünschenswert, einen Speicher zu besitzen, dessen Ports zu den einzelnen Registern parallel verwendet werden können, d.h. im vorliegenden Fall, man hat mindestens drei Ports, ein Leseport für jeden Operanden und ein Schreibport für das Ergebnis. Für die Adressierung dieser Ports zu den Registern wird jedes von ihnen mit einem unabhängigen Adreßdecodierer ausgerüstet. Wie beschrieben sind Registerbänke mit zwei Ports aus der oben erwähnten Literatur bekannt (IEEE 1977). In der hochintegrierten Halbleitertechnologie ist es relativ schwierig und teuer, mit nur einer Speicherzelle pro Bit zu arbeiten. Gemäß der Zwei- Adressen-Systeme werden im allgemeinen zwei Zellen für jedes Bit verwendet, aber diese Zellen müssen immer dieselbe Information enthalten. Es muß dafür gesorgt werden, daß Informationen, die durch ein Adressierungssystem in eine Zelle des Paares geschrieben werden, auch die andere Zelle des Paares erreichen. In dem oben erwähnten Zitat des Standes der Technik wird dies dadurch erreicht, daß die Zellenpaare im Bereitschaftszustand miteinander verschaltet werden, d.h., erst nachdem eine Zelle beschrieben wurde und unter der Voraussetzung, daß der Bereitschaftszustand eingenommen wird, wird durch das Verschalten dieselbe Information an die andere Zelle des Paares angelegt. Dieser Speicher besitzt kein drittes Port. Das U.S.-Patent 4 412 312 beschreibt einen Speicher, bei dem Speicherplätze aus mindestens zwei Speicherbauelementen aufgebaut sind, welche über Verbindungs-Bauelemente mit zugeordneten aber unterschiedlichen Bitleitungen sowie separaten Wortleitungen verbunden sind, und die mindestens drei unabhängige wählbare Ports besitzen. Die Verbindungselemente reagieren auf unterschiedliche Polaritäten der Veränderungen des Referenzpotentials der Speicherbauelemente.
• Eine Speicherzelle, die an verschiedene Kombinationen gleichzeitiger Lese- und Schreiboperationen angepaßt ist, wird im IBM Technical Disclosure Bulletin, Band 23, Nr. 1, 6/80, Seiten 180 bis 186 beschrieben.
• Eine andere Mehrfachzugriff-Matrixzelle wird im IBM Technical Disclosure Bulletin Band 22, Nr. 10, 3/80, Seiten 4553 bis 4554 beschrieben, und eine asymmetrische Speicherzelle mit Mehrfachzugriff wird im IBM Technical Disclosure Bulletin, Band 23, Nr. 7A, 12/80 auf Seite 2822 beschrieben.
• Ein Halbleiterspeicher-Bauelement, das mit einem verbesserten Entladeschema für die Bitleitungen ausgerüstet ist, ist aus EP-A-0 237 813 bekannt. Eine Vielzahl Bitleitungen wird in eine Vielzahl Bitleitungsgruppen unterteilt und ein Vorlade-Steuersignal wird angelegt, um nur die Transistoren innerhalb einer ausgewählte Bitleitungsgruppe vorzuladen.
• EP-A-0 145 497 offenbart eine Master-Slice-LSI-Schaltung, welche als drei-Port-Speicherschaltung aufgebaut ist, in welcher auf entsprechende Zellen, die ausschließlich als Speicherschaltungen verwendet werden, welche entsprechende Speicherbereiche bilden, gleichzeitig zugegriffen werden kann. Jede ausschließlich als Speicherschaltung verwendete Zelle besteht aus einer Flip-Flop- Schaltung, die zwei Inverter enthält, welche parallel entgegengesetzt verschaltet sind, sowie eine einzelne Dateneingangs- Schreibleitung und zwei Datenausgangs-Leseleitungen, welche über Durchschalt-Gatterschaltungen mit der entsprechenden Flip-Flop- Schaltung und mit mindestens drei entsprechenden Wortleitungen verbunden sind, wobei auf mindestens drei Wortleitungen unabhängige Wortsignale übertragen werden. Die drei Durchschalt-Gatterschaltungen werden auf der Basis der Wortsignale, die über die Wortleitungen übertragen werden, unabhängig voneinander freigegeben und gesperrt. Die Lehren dieses Dokumentes bilden die Präambel von Anspruch 1.
• Die dem Stand der Technik entsprechenden Zellen erfüllen nicht die Anforderungen bezüglich Schaltungsdichte und Leistungsfähigkeit, im besonderen eines schnellen, byteweise schreibfähigen statischen Speichers mit wahlfreiem Mehrfachzugriff.
• Es ist deshalb Aufgabe der vorliegenden Erfindung, einen hochintegrierten statischen Halbleiterspeicher mit Mehrfachzugriff bereit zustellen, welcher sowohl von der Schaltungsdichte als auch von der Beschreibbarkeit verbesserte Parameter aufweist, so daß ein einzelnes Byte für eine schnelle Schreib- oder Durchschreiboperation ausgewählt werden kann. Die Lösung wird im charakterisierenden Teil von Anspruch 1 beschrieben. Weitere Verbesserungen werden in den Ansprüchen 2 bis 7 beschrieben.
• Um sowohl die Schaltungsdichte als auch die Beschreibbarkeit des oben erwähnten, byteweise beschreibbaren SRAM mit Mehrfachzugriff zu verbessern, wird vorgeschlagen, eine Zelle mit mehreren Ports, einem asymmetrischen Flip-Flop und einem einzelnen Bauelement pro Schreibport zu verwenden und eine Byte-Schreibsteuerung in der gemeinsamen Wortleitung aller angeschlossenen Zellen zu implementieren.
• Anstatt die Byte-Schreibbauelemente in jeder Speicherzelle zu integrieren, wird eine separate UND-Schaltung bereitgestellt, welche alle Schreibbauelemente einer Gruppe von kx9 Zellen in einer Zeile (k = 1, 2, 3, ...) durchschaltet. Das UND-Gatter wird nur ausgewählt, wenn beide Eingangssignale, das Haupt- Schreibwortleitungs-Signal WL und das eindeutige Byte-Schreibsignal WBi aktiv sind. Dieser Ansatz ist effektiver bezüglich der Flächenausnutzung und gestattet die Optimierung des Zellenentwurfs für eine schnelle Beschreibbarkeit ohne zu starke Einschränkungen durch die Zellengröße.
• Sofern die Zelle mit Mehrfachzugriff invertierende Pufferspeicher in den Leseports enthält, kann das einseitige Schreiben wesentlich dadurch beschleunigt werden, daß ein asymmetrisches Flip-Flop mit einer schwachen Rückkopplung als Speicherelement verwendet wird. Ein solches Flip-Flop wird durch ein über Kreuz verschaltetes Inverterpaar realisiert. Der erste Inverter besitzt Bauelemente, die etwas größer als das notwendige Minimum sind, angepaßt an die Größe der angeschlossenen invertierenden Pufferspeicher. Der zweite Inverter enthält einen NFET mit einem langen Kanal minimaler Breite, um die Gegenwirkung beim nach oben Ziehen des Potentials des Flip-Flop-Knotens 1 durch den Schreib-NFET zu reduzieren. Dieses Konzept stellt sicher, daß das geschriebene Signal schnell durch das Leseport durchgeschaltet wird.
• Zusammenfassend sollen die Hauptmerkmale und Vorteile des vorgeschlagenen Byte-Schreibschemas für einen statischen CMOS Speicher mit wahlfreiem Zugriff (SRAM) im folgenden dargestellt werden:
• Vollkommen statische Speicherzelle mit Mehrfachzugriff und asymmetrischem Flip-Flop,
• - ausreichende Treiberkapazität des ersten Inverters (Ansteuern des Vorverstärkers),
• - reduzierte Gegenwirkung (Flip-Flop mit schwacher Rückkopplung),
• Byte-Schreibsteuerung außerhalb der Speicherzelle,
• - alle Schreibport-Bauelemente einer Zellengruppe innerhalb einer Zeile werden durch ein gemeinsames UND-Gatter gesteuert, ausgewählt durch die Haupt-WL und die Byte-Schreibsteuerung.
• Dies ergibt gegenüber den dem Stand der Technik entsprechenden Schaltungsanordnungen die folgenden Vorteile:
• Bessere Beschreibbarkeit,
• - 44 % kürzere Schreibzeiten mit einzelnen Schreib-NFET und asymmetrischen Flip-Flops,
• Höhere Matrixdichte durch Einsparung von FETs.
• Als Schlußfolgerung kann festgestellt werden, daß das vorgeschlagene Byte-Schreibschema einen optimalen Kompromiß zwischen Schaltungsdichte und Leistungsfähigkeit bietet. Durch die Verwendung asymmetrischer Flip-Flops in Verbindung mit einem einzelnen Schreibport-Bauelement und der byte-gesteuerten Abschnitts-Wortleitung kann die Verzögerung des kritischen Pfades durch die vollkommen statische Speicherzelle mit Mehrfachzugriff für eine schnelle Durchschreiboperation minimiert werden.
• Die Erfindung wird unten mit Bezug auf die Zeichnungen, welche Ausführungsformen darstellen, detailliert beschrieben, worin:
• Fig. 1 einen typischen Schaltplan der Zelle mit Mehrfachzugriff innerhalb einer Speichermatrix zeigt;
• Fig. 1a eine detailliertere Schaltung von Fig. 1 zeigt;
• Fig. 2 ein Blockschaltbild der Schreibschaltung einer Zeile eines SRAM mit Mehrfachzugriff zeigt;
• Fig. 3 ein Diagramm der zeitlichen Steuerung des SRAM der Fig. 1 und 2 zeigt;
• Fig. 4 eine besonders bevorzugte Schaltungsanordnung der SRAM-Zelle mit Mehrfachzugriff zeigt.
• Wir beziehen uns auf die Schaltung von Fig. 1, das Blockschaltbild von Fig. 2 und das Anlaufdiagramm von Fig. 3. Die schnelle Schreiboperation oder die Durchschreiboperation der byteweise beschreibbaren Zelle mit Mehrfachzugriff funktioniert folgendermaßen:
• Es wird angenommen, daß eine logische '0' in der Speicherzelle gespeichert ist und daß die Bitleitungen auf Grund einer vorhergehenden Schreib- und/oder Lese-'0'-Operation auf LOW-Pegel liegen.
• Zu Beginn der Schreiboperation wird die Schreibadresse eingestellt. Der Wort-Schreibdecodierer WD wählt eine der Haupt-Wortleitungen aus, beispielsweise geht das Potential der Haupt-Wortleitung WL nach der letzten Veränderung der Adresse Aw auf HIGH- Pegel über.
• Um selektiv Daten nur in einen speziellen Block i der Zellenmatrix zu schreiben, wird der Byte-Schreibtakt WBi aktiviert. Dieses Signal wird in eine Spalte UND-Gatter eingespeist, die sich an der Seite des Zellenblocks befinden. Sobald das Taktsignal WBi auf HIGH-Pegel übergeht, wird eines dieser UND-Gatter, das mit der ausgewählten Haupt-Wortleitung WL verbunden ist, freigegeben, um den letzten Decodierschritt auszuführen, nach welchem das Potential der zugeordneten Block-Wortleitung WLw ansteigt und alle Schreibbauelemente der angeschlossenen byteweise organisierten Zellengruppe durchschaltet.
• Wir nehmen an, daß eine logische '1' in einer ausgewählten Zelle gespeichert werden soll. Dann müssen der entsprechende Dateneingang und folglich die Bit-Schreibleitung BLW auf HIGH-Pegel gebracht werden (fig. 1a). Indem der Schreibport-NFET eingeschaltet wird, wird zuerst der Zellenknoten 1 auf eine Spannung von VDD-VTn, d.h. auf eine Schwellspannung unter der Versorgungsspannung VDD (Fig. 1a), aufgeladen. Dies reicht aus, um den hoch verstärkenden Flip-Flop-Inverter T2/T3 einzuschalten. Sobald das Potential des Ausgangs dieses Inverters, d.h. des Zellenknotens 2, unter VDD-VTP (VTP = Schwellspannung des PFET) gefallen ist, schaltet der kleine Last-PFET T4 des niedrig verstärkenden Inverters T4/T5 ein und startet das Aufladen des Knotens 1 auf die volle Versorgungsspannung VDD. Somit wird das letztendliche Hochziehen des Potentials durch den Rückkopplungseffekt erreicht. Der HIGH-Pegel, der am Knoten 1 entsteht, läuft schnell durch den Flip-Flop-Inverter T2/T3 und die angeschlossenen invertierenden Pufferspeicher T6/T7 hindurch. Dies beendet die Schreiboperation.
• Sofern die Zelle auch für eine Leseoperation ausgewählt ist, können in Abhängigkeit vom Zustand der Leseadreßbits ein oder mehrere Leseports geöffnet werden. Dieser Operationsmodus, in dem die Leseadresse dieselbe ist wie die Schreibadresse wird als DURCHSCHREIB-Operation bezeichnet. Wenn ein Leseport durch die entsprechende Wort-Leseleitung ausgewählt wird, werden die neuen Zellendaten zur Bit-Leseleitung übertragen. Um ein Beispiel zu geben: Wenn das Potential der Wort-Leseleitung WLR1 ansteigt, schaltet der Leseport-NFET T8 ein und die Bit-Leseleitung BLR1 übernimmt den HIGH-Spannungspegel von den invertierenden Pufferspeichern T6/T7. Somit können die Daten, die vom Eingang empfangen werden, schnell durch die Speicherzelle hindurch geschrieben und an den Datenausgang angelegt werden.
• Wenn eine gespeichert '1' durch eine '0' überschrieben werden sollte, würde der Zellenknoten 1 über den Schreibport-NFET T1 schnell von VDD auf Masse entladen werden.
• Gemäß Eig. 4 wird der Schreibporttransistor T1 als p-Bauelement ausgeführt. Diese Maßnahme ist ratsam, wenn die ''Schreibwortleitung" eine große Last ansteuern soll. In diesem Ball ist eine sehr schnelle Auswahl über den Worttreiber möglich, weil die Wortleitung schnell von VDD auf 0 entladen werden kann. In jenem Fall wird das Flip-Flop in einem exakt invertierenden Modus asymmetrisch gesetzt, d.h. T4 weist kleine Abmessungen auf, so daß das Schreiben einer '0', das durch das p-Bauelement im Schreibport beeinflußt wird, beschleunigt wird.

Claims (7)

1. Hochintegrierter statischer Speicher mit wahlfreiem Mehrfachzugriff (SRAM), asymmetrischen CMOS-Flip-Flopschaltungen (FF) als Speicherzellen, desweiteren einer Vielzahl sich schneidender Bit- und Wortleitungen, die untereinander Kreuzungspunkte bilden und einer Vielzahl Speicherplätze, welche an den Kreuzungspunkten liegen und mit den entsprechenden Bit- und Wortleitungen verbunden sind, um eine einzelne Bitgruppe, im besonderen ein einzelnes Byte für eine schnelle Schreiboperation oder Durchschreiboperation, auszuwählen,

wobei ein über Kreuz verschaltetes Inverterpaar (T2, T3; T4, T5) das asymmetrische CMOS-Flip-Flop (FF) bildet, wobei der erste Flip-Flop-Inverter (T2, T3) ausgelegt ist, um einen Ausgang anzusteuern und wobei der zweite Flip-Flop- Inverter (T4, T5) einen N-Kanal Feldeffekttransistor (NFET) mit minimaler Kanalbreite und großer Kanallänge enthält, um die beim Schreiben eines HIGH-Pegels durch das Schreibport auftretende Gegenwirkung zu reduzieren;

gekennzeichnet

durch Inverterpuffer oder Vorverstärker (T6, T7), die an den Ausgang des asymmetrischen CMOS-Flip-Flops angeschlossen sind und die Bitleitungen ansteuern;

durch Unterteilen der Zellenmatrix in i Blöcke aus k Bit- Spalten mit k = 1, 2, ...; und

durch eine Spalte UND-Gatter (A), die mit jedem Block verbunden sind, wobei die UND-Gatter in Abhängigkeit von einem eindeutigen Byte-Schreibsteuersignal (WBi) Verbindungen zwischen den Block-Wortleitungen (WLw) und den entsprechenden Haupt-Schreibwortleitungen (WL) herstellen.

2. Statischer Speicher mit wahlfreiem Mehrfachzugriff (SRAM), wie in Anspruch 1 ausgeführt, dadurch gekennzeichnet,

daß ein Byte-Schreibtaktsignal (WBi) aktiviert wird, welches in eine Spalte der UND-Gatter (A) eingespeist wird, die sich an der Seite des Zellenblocks befindet, wobei eines dieser UND-Gatter, das mit der ausgewählten Hauptwortleitung verbunden ist, freigegeben wird, um das letztendliche Decodieren durchzuführen, sobald das Schreibtaktsignal (WBi) auf den HIGH-Signalpegel geht;

daß alle Schreibbauelemente der angeschlossenen Gruppe von Zellen durchgeschaltet werden;

daß das Potential auf der zugeordneten Block-Wortleitung (WLw) angehoben wird.

3. Statischer Speicher mit wahlfreiem Mehrfachzugriff (SRAM), wie in einem der Ansprüche 1 oder 2 ausgeführt, dadurch gekennzeichnet,

daß eine Zelle mit Mehrfachzugang mit dem asymmetrischen Flip-Flop (FF) und ein einzelnes Element pro Schreibport verwendet werden und

daß eine Bitgruppen-Schreibsteuerung in der Schreibwortleitung (WL) implementiert wird, die allen angeschlossenen Zellen mit Mehrfachzugang gemeinsam ist.

4. Statischer Speicher mit wahlfreiem Mehrfachzugriff (SRAM), wie in einem der Ansprüche 1 bis 3 ausgeführt, dadurch gekennzeichnet,

daß jede Mehrkanal-Zelle invertierende Pufferspeicher in den Leseports enthält und dadurch, daß eine einseitige Schreiboperation durch ein asymmetrisches Flip-Flop (FF) mit einer schwachen Rückkopplung wesentlich beschleunigt wird.

5. Statischer Speicher mit wahlfreiem Mehrfachzugriff (SRAM), und mit aus asymmetrischen Flip-Flops bestehenden Speicherzellen nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,

daß der erste Inverter (T2, T3) Bauelemente enthält, die etwas größer als minimal möglich sind und die an die Bauelemente des angeschlossenen Inverterpuffers (T6, T7) angepaßt sind und daß der zweite (Rückkopplungs-) Inverter einen N-Kanal-Feldeffekttransistor (T4) mit minimaler Kanalbreite und großer Kanallänge enthält, um eine Gegenwirkung zu verhindern, wenn das Potential des Flip-Flop-Knotens (1) durch den Schreib-N-Kanal-Feldeffekttransistor (T1) nach oben gezogen wird.

6. Statischer Speicher mit wahlfreiem Mehrfachzugriff (SRAM), wie in einem der Ansprüche 1 bis 5 ausgeführt, dadurch gekennzeichnet,

daß die Bitgruppen aus Halbbytes, Bytes oder mehreren Eytes bestehen.

7. Statischer Speicher mit wahlfreiem Mehrfachzugriff (SRAM), wie in einem der Ansprüche 1 bis 6 ausgeführt, dadurch gekennzeichnet,

daß die Feldeffekttransistoren (FET) der Schreibports P- Kanal-Bauelemente sind.