DE4415954A1 - Datenspeichervorrichtung mit mehreren Eingängen mit verbesserter Zellenstabilität - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Datenspeichervor­ richtungen und insbesondere auf Datenspeichervorrichtungen mit mehreren Eingängen, die gleichzeitig Lese- und Schreib­ operationen unterstützen.

In den letzten Jahren wurden gemeinsame Vielfachzugriffs- Speichervorrichtungen zur bevorzugten Datenspeichervorrich­ tung für Verarbeitungssysteme (z. B. Mikroprozessoren) mit mehreren funktionellen Einheiten. Gemeinsame Vielfachzu­ griffs-Speichervorrichtungen sind im allgemeinen als Regi­ sterdateien mit mehreren Eingängen oder ab Zwischenspeicher­ register (scratch pad registers) bekannt. Typischerweise be­ findet sich eine Registerdatei mit mehreren Eingängen in dem gleichen integrierten Schaltungschip wie der Prozessor. Die Registerdatei mit mehreren Eingängen wird normalerweise am besten als ein temporärer Hochgeschwindigkeits-Datenspei­ cherbereich verwendet.

Obwohl andere Datenspeicherarchitekturen, wie z. B. ein loka­ ler Speicher für jede funktionelle Einheit oder ein gemein­ samer bzw. geteilter Speicher über einen Bus, verwendet wer­ den könnten, um einen Chip-integrierten Datenspeicher zu schaffen, bieten Registerdateien mit mehreren Eingängen eine architektonische Lösung, die schneller und leichter zu rea­ lisieren ist, als sowohl ein gemeinsamer Speicherzugriff über einen Datenbus oder ein lokaler Speicher für jede funktionelle Einheit. Demgemäß sind Registerdateien mit mehreren Eingängen gegenwärtig als Chip-integrierte, tem­ poräre Hochgeschwindigkeits-Datenspeicher bevorzugt.

Registerdateien mit mehreren Eingängen sind besonders zur Verwendung als Datenspeichervorrichtungen für Prozessoren geeignet, welche mehrere funktionelle Einheiten aufweisen, da sie es allen funktionellen Einheiten eines Prozessors er­ möglichen, gleichzeitig auf die Speicherzellen in dem Datei­ register mit mehreren Eingängen zuzugreifen. Da alle funk­ tionellen Einheiten eines Prozessors in der Lage sind, gleichzeitig auf die Registerdatei mit mehreren Eingängen zuzugreifen, ist der Prozessor in der Lage, hohe Rechenge­ schwindigkeiten zu erreichen.

Im allgemeinen tendiert die Anzahl der funktionellen Einhei­ ten dazu, anzuwachsen (z. B. Superskalar-Prozessoren), wäh­ rend die Verarbeitungsleistung eines Prozessors anwächst. Außerdem wächst die Wortgröße an und die Zykluszeit tendiert dazu, abzunehmen, während die Prozessoren weiter verbessert werden. Als Folge davon werden größere Anforderungen an die Registerdatei mit mehreren Eingängen gestellt. Um diese ste­ tig anwachsenden Anforderungen zu erfüllen, muß die Regi­ sterdatei mit mehreren Eingängen nicht nur breiter und tie­ fer werden, sondern auch mehr Eingänge unterstützen.

Gegenwärtig existieren zwei bekannte Entwürfe für Register­ dateien mit mehreren Eingängen. Ein Entwurf basiert auf Mehrfacheingangs-/Ausgangs-Flip-Flop- oder Latch-Typ-Spei­ cherzellen. Der andere Entwurf basiert auf Mehrfachein­ gangs-/Ausgangs- oder Schreib-/Lese-Eingangs-Speicher-Spei­ cherzellen (SRAM = Static Random Access Memory = Speicher mit wahlfreiem Zugriff).

Fig. 1A stellt eine einzelne Speicherzelle einer Latch-Typ- Registerdatei mit mehreren Eingängen nach dem Stand der Technik dar. Obwohl nur eine einzelne Speicherzelle darge­ stellt ist, ist es offensichtlich, daß identische Speicher­ zellen für jedes Bit eines jeden Wortes in der Registerdatei mit mehreren Eingängen vorhanden ist.

In Fig. 1A umfaßt die Registerdatei mit mehreren Eingängen eine Speicherzelle 10, die aus zwei kreuzgekoppelten Inver­ tern 12a und 12b besteht. Der Inverter 12a besitzt eine grö­ ßere Bauelementgröße als der Inverter 12b. Eine Seite der Speicherzelle 10 umfaßt Schreibeingänge, während die andere Seite Leseeingänge umfaßt. Auf der Seite der Leseeingänge ist die Speicherzelle 10 mit einem Inverter 13 verbunden, der als eine Puffervorrichtung dient. Jeder der Schreibein­ gänge besteht aus einem Durchgangsgatter 14. Jeder der Lese­ eingänge besteht aus einem Durchgangsgatter 16. Die Gate-An­ schlüsse des Durchgangsgatters 14 sind mit Schreib-Wortlei­ tungen (WWL = Write Word Lines) verbunden, die Drain-(Sour­ ce-)Anschlüsse der Durchgangsgatter 14 sind mit Wort-Bitlei­ tungen (WBL = Word Bit Lines) verbunden und die Source- (Drain-)Anschlüsse der Durchgangsgatter 14 sind mit der Schreibseite der Speicherzelle 10 verbunden. Die Gate-An­ schlüsse der Durchgangsgatter 16 sind mit Lese-Wortleitungen (RWL = Read Word Lines) verbunden, die Drain-(Source-)An­ schlüsse der Durchgangsgatter 16 sind mit Lese-Bitleitungen (RBL Read Bit Lines) verbunden und die Source-(Drain-)An­ schlüsse der Durchgangsgatter 16 sind mit der Leseseite der Speicherzelle 10 über den Inverter 13 verbunden.

Wenn ein Bit in die Speicherzelle 10 geschrieben werden soll, wird das entsprechende Bit über die zugehörige Wort­ bitleitung (WBL) dem Durchgangsgatter 14 zugeführt. Dann aktiviert die Schreib-Wortleitung (WWL) zur richtigen Zeit den Gateanschluß des Durchgangsgatters 14, um das Bit von der Wortbitleitung (WBL) zum Speichern zu der Speicherzelle 10 zu leiten. Der Leseeingang arbeitet in einer ähnlichen Weise. Der einzige Unterschied besteht darin, daß, wenn die Lese-Wortleitung (RWL) den Gateanschluß des Durchgangsgat­ ters 16 aktiviert, das Durchgangsgatter 16 das Bit, das in der Speicherzelle 10 gespeichert ist (das durch den Inverter 13 invertiert ist), zu der Lese-Bitleitung (RBL) des glei­ chen Leseeingangs leitet.

Fig. 1B stellt eine einzelne Speicherzelle einer auf einem SRAM basierenden Speichertyp-Registerdatei mit mehreren Ein­ gängen nach dem Stand der Technik dar. In diesem Fall sind die Inverter 12 symmetrisch. In Fig. 1B sind die Gatean­ schlüsse der Durchgangsgatter 14 und 16 mit einer Wortlei­ tung (WL = Word Line) verbunden. Die Drain-(Source-)An­ schlüsse jedes der Durchgangsgatter 14 sind mit einer Bit­ leitung (BL = Bit Line) verbunden. Die Source-(Drain-)An­ schlüsse jedes der Durchgangsgatter 14 sind mit der linken Seite der Speicherzelle 10 verbunden. Die Drain-(Source-)An­ schlüsse jedes der Durchgangsgatter 16 sind mit einer inver­ tierten Bitleitung () verbunden. Die Source-(Drain-)An­ schlüsse der Durchgangsgatter 16 sind mit der rechten Seite der Speicherzelle 10 verbunden. Daher werden die Bitleitung (BL) und die invertierte Bitleitung () von den Leseeingän­ gen und den Schreibeingängen gemeinsam verwendet. Anders als beim Latch-Typ-Entwurf werden beim SRAM-Speichertyp-Entwurf die Daten von Leseverstärkern (nicht gezeigt) über die Durchgangsgatter 14 und 16 aus der Speicherzelle ausgelesen.

Der Latch-Entwurf ist für heutige Registerdateien mit mehre­ ren Eingängen (welche mehr als 16 Eingänge in einigen super­ skalaren Entwürfen aufweisen) unbrauchbar, obwohl er für ei­ ne kleine Anzahl von Eingängen brauchbar ist, da dieser Ent­ wurf zu viel Chipfläche benötigt und sein Verhalten, vergli­ chen mit einem auf einem SRAM basierenden Speicherzellenent­ wurf, relativ langsam ist.

Obwohl der auf einem SRAM basierende Speicherzellenentwurf eine ausreichende Geschwindigkeit bietet und eine minimale Chipfläche verbraucht, weist der Speicherentwurf ein Stabi­ litätsproblem auf, das schwer zu lösen ist. Bei Register­ dateien mit mehreren Eingängen, die nur einige Eingänge ha­ ben, ist das Stabilitätsproblem weniger bedeutsam. Da jedoch die Anzahl der Eingänge in Registerdateien fortgesetzt geo­ metrisch anwächst, erlangt die Zellenstabilität eine große Bedeutung, die bei Speicherentwürfen nicht ignoriert werden kann.

Die Zellenstabilität im Laufe von Leseoperationen hat eine vordringliche Bedeutung beim Entwurf von Registerdateien mit mehreren Eingängen eines auf einem SRAN basierenden Spei­ chertyps. Die Stabilität der Speicherzellen ist während der Leseoperationen gefährdet, da Bitleitungen im Laufe der Le­ seoperationen ein gespeichertes Bit in der Speicherzelle potentiell überschreiben könnten, wenn beide Lesebitlei­ tungspegel vor dem Zugriff nicht hoch genug sind. Wenn der Speicherentwurf für die Registerdatei mit mehreren Eingängen verwendet wird, ist die Zellenstabilität von besonderer Be­ deutung, da das Herunterziehen auf das Durchgangsgattergrö­ ßenverhältnis (ein führender Anzeiger für Zellenstabilität) unterschiedlich sein wird, abhängig davon, auf wieviele Ein­ gänge zur gleichen Zeit zugegriffen wird. Wenn das Herunter­ ziehen auf das Durchgangsgattergrößenverhältnis für einen einzelnen Eingangszugriff optimiert ist, könnte es eine Zel­ leninstabilität bewirken, wenn auf Mehrfacheingänge zuge­ griffen wird. Wenn es jedoch für Mehrfacheingangszugriffe optimiert ist, ist die Zugriffszeit auf die Speicherzellen wesentlich verlangsamt. Eine kapazitive Kreuzkopplung zwi­ schen den Bitleitungen und einem Mehrfacheingangszugriff kann die Zellenstabilität ebenfalls erniedrigen.

Die Zugriffszeit auf die Speicherzellen hat beim Entwurf von Registerdateien mit mehreren Eingängen ebenfalls eine vor­ dringliche Bedeutung. Gleichzeitige Mehrfacheingangszugriffe verlangsamen die Zugriffszeit in herkömmlichen Latch- und Speicher-Typ-Registerdateien mit mehreren Eingängen. Zusätz­ lich verändert sich die Zugriffszeit bei herkömmlichen Ent­ würfen mit der Anzahl der Eingänge, mit denen gleichzeitig auf eine Speicherzelle zugegriffen wird.

Eine bekannte Lösung für das Zellenstabilitätsproblem wurde in einer Registerdatei mit mehreren Eingängen, die 17 Ein­ gänge aufweist, verwendet, um ausreichende Bitleitungsvor­ ladungspegel sicherzustellen. Diese Lösung hat die Nachtei­ le, daß sie eine zusätzliche Vorladungsimpuls-Generations- Schaltanordnung erfordert, die eine Menge Rauschen erzeugt, wodurch ferner das Zellenstabilitätsproblem kompliziert wird. Diese Lösung ist ausführlicher bei Jolly, "A 9-ns, 1.4 Gigabyte/s, 17-Ported CMOS Register File," IEEE Journal of Solid-State Circuits, Band 26, Nr. 10, Oktober 1991, hiermit durch Bezugnahme aufgenommen, beschrieben.

Eine weitere bekannte Lösung verwendet Puffer mit drei lo­ gischen Zuständen (von denen jeder aus mehreren Transistoren zusammengesetzt ist), um zu puffern und um vollständig die Bitleitungen zu isolieren. Ein Beispiel dieses Lösungsan­ satzes ist in WIPO, internationale Veröffentlichungsnummer WO 92/08230, mit dem Titel "High-speed Five-ported Register FiIe having Simultaneous Read and Write Capability and High Tolerance to C.lock Skew", veröffentlicht am 14. Mai 1992, beschrieben. Diese Lösung wurde jedoch in einem Latch-Ent­ wurf verwendet und erforderte eine zu große Chipfläche, um alle Puffer mit drei logischen Zuständen, die der Entwurf umfaßte, zu bilden. Die Verwendung von Puffern mit drei lo­ gischen Zuständen, um zu puffern und um die Bitleitungen vollständig zu isolieren, erfordert nämlich eine übermäßige Anzahl von Transistoren, die für ein ordnungsgemäßes Verhal­ ten nicht notwendig sind. Diese zusätzlichen Transistoren verbrauchen wertvolle Chipfläche und reduzieren die Ge­ schwindigkeit der Registerdatei.

Folglich besteht ein Bedarf nach einem Entwurf für eine Re­ gisterdatei mit mehreren Eingängen, der Zellenstabilitäts- und Zugriffszeitprobleme eliminiert, jedoch nur einen mini­ malen Betrag an zusätzlicher Chipfläche verbraucht und fort­ gesetzt die Geschwindigkeitsanforderungen des Prozessors erfüllt.

Es ist die Aufgabe der vorliegenden Erfindung, eine Daten­ speichervorrichtung mit mehreren Eingängen zu schaffen, die eine kleine und konstante Zugriffszeit, sowie eine ausrei­ chende Zellenstabilität aufweist, und nur wenig Chipfläche verbraucht.

Diese Aufgabe wird durch eine Datenspeichervorrichtung nach Anspruch 1 gelöst.

Allgemein gesprochen isoliert die Erfindung Speicherzellen einer Datenspeichervorrichtung mit mehreren Eingängen uni­ direktional von Leseeingängen der Datenspeichervorrichtung mit mehreren Eingängen.

Bei einem elementaren Ausführungsbeispiel der Erfindung wird eine Datenspeichervorrichtung mit mehreren Eingängen mit ei­ ner unidirektional Isolierungseinheit für jeden Leseingang geschaffen. Jede Unidirektional-Isolierungseinheit ist zwi­ schen eine Speicherzelle und einen der Leseeingänge geschal­ tet. Die Unidirektional-Isolierungsseinheit hindert externe Signale aus den Leseeingängen daran, Daten, die in der Spei­ cherzelle gespeichert sind, zu beeinflussen, und ermöglicht es dennoch fortgesetzt, die Speicherzelle über die Leseein­ gänge, die ihr zugeordnet sind, zu lesen. Außerdem verhin­ dert die Unidirektional-Isolierungseinheit eine kapazitive Kopplung zwischen den Bitleitungen und stellt eine kleine, konstante Zugriffszeit sicher.

Vorzugsweise schließt jede Unidirektional-Isolierungseinheit ein einzelnes Halbleiterschaltelement, das in einer Anzahl von verschiedenen Technologien realisiert sein kann, ein. Zum Beispiel kann jede der Unidirektional-Isolierungseinhei­ ten aus einem einzelnen Transistor (z. B. Feldeffekt-Tran­ sistor oder Bipolar-Transistor), der eine der Lese-Bitlei­ tungen, die ihm zugeordnet ist, unidirektional von einer der Speicherzellen isoliert, bestehen.

Ein wichtiger Vorteil der Erfindung besteht darin, daß sie das Zellenstabilitätsproblem, das mit Vorrichtungen nach dem Stand der Technik verknüpft ist, überwindet. Als eine Folge davon kann eine Datenspeichervorrichtung mit mehreren Ein­ gängen einen gleichzeitigen Zugriff zu seinen Speicherzellen durch eine große Anzahl von Leseeingängen ermöglichen, ohne daß befürchtet werden muß, daß die mangelnde Zellenstabili­ tät eine Verfälschung der Speicherzellen bewirkt. Da die Er­ findung bewirkt, daß die Zugriffszeit zu einer Speicherzelle unabhängig von der Anzahl der gleichzeitigen Mehrfachein­ gangszugriffe ist, überwindet die Erfindung auch das Zu­ griffszeitproblem, das mit Vorrichtungen nach dem Stand der Technik verknüpft ist. Ferner vermindert die Erfindung weder die hohe Geschwindigkeit der Speichertyp-Datenspeichervor­ richtungen mit mehreren Eingängen, noch erfordert sie einen hinderlichen Betrag an zusätzlicher Chipfläche.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1A und 1B schematische Diagramme von Beispielen be­ kannter Registerdateien mit mehreren Eingängen;

Fig. 2 ein Blockdiagramm eines elementaren Ausführungs­ beispiels der Erfindung;

Fig. 3 ein schematisches Diagramm einer Realisierung einer Unidirektional-Isolierungseinheit;

Fig. 4 ein schematisches Diagramm eines detaillierten Aus­ führungsbeispiels der Erfindung;

Fig. 5 ein detailliertes schematisches Diagramm, das eine Modifikation der Realisierung der Datenspeicher- Vorrichtung mit mehreren Eingängen, die in Fig. 4 dargestellt ist, darstellt; und

Fig. 6 ein schematisches Diagramm einer alternativen Rea­ lisation einer Isolierungsvorrichtung zusammen mit einem Leseeingang.

Ausführungsbeispiele der Erfindung sind nachfolgend mit Be­ zugnahme auf die Fig. 2 bis 6 erörtert.

Die Erfindung bezieht sich auf eine verbesserte Speicher­ typ-Datenspeichervorrichtung mit mehreren Eingängen, die sowohl das Zellenstabilitätsproblem, als auch das Zugriffs­ zeitproblem von Entwürfen nach dem Stand der Technik über­ windet. Die Speicherzellen werden stabil und die Zugriffs­ zeit wird unabhängig von der Anzahl der gleichzeitigen Mehr­ facheingangszugriffe. Während eine Zellenstabilität und kon­ stante Zugriffszeiten erreicht werden, behält die verbesser­ te Datenspeichervorrichtung mit mehreren Eingängen die Vor­ teile von Speichertyp-Entwürfen bei, nämlich kleine Chip­ flächenanforderungen und eine hohe Geschwindigkeit.

Fig. 2 ist ein Blockdiagramm eines elementaren Ausführungs­ beispiels einer Speichervorrichtung mit mehreren Eingängen gemäß der Erfindung. Eine Speicherzelle 10 ist mit Schreib­ eingängen 24 und Leseeingängen 26 verbunden. Die Speicher­ vorrichtung mit mehreren Eingängen gemäß Fig. 2 enthält sechs Eingänge, nämlich die Schreibeingänge 24-1, 24-2 und 24-3 und die Leseeingänge 26-1, 26-2 und 26-3. Für Fachleute ist es offensichtlich, daß die Anzahl der Eingänge, die von der Speichervorrichtung unterstützt wird, abhängig von den benötigten Mitteln und dem gewünschten Verhalten beträcht­ lich variieren kann.

Die Schreibeingänge 24 sind mit der Speicherzelle 10 an ei­ nem inneren Knoten A verbunden. Die Leseeingänge 26 sind mit der Speicherzelle nur über Unidirektional-Isolierungseinhei­ ten 28 verbunden. Jeder Leseeingang 26-1, 26-2 und 26-3 hat eine getrennte Unidirektional-Isolierungseinheit 28-1, 28-2 und 28-3 zwischen der Speicherzelle 10 und dem jeweiligen Leseeingang 26. Alle Unidirektional-Isolierungseinheiten 28 sind mit der Speicherzelle 10 an einem inneren Knoten B ver­ bunden. Jede Unidirektional-Isolierungseinheit 28-1, 28-2 und 28-3 ist mit einem der Leseeingänge 26-1, 26-2 und 26-3 an internen (oder dazwischenliegenden) Knoten C1, C2 bzw. C3 verbunden. Die Daten werden ausgelesen, indem sie einem oder mehreren Leseeingängen 26 (über die jeweiligen Unidirektio­ nal-Isolierungseinheiten) zugeführt werden und indem die Da­ ten unter Verwendung der Leseverstärker 29 erfaßt werden. Jeder Leseingang 26-1, 26-2 und 26-3 hat einen Leseverstär­ ker 29-1, 29-2 und 29-3, der ihm zugeordnet ist.

Jede der Unidirektional-Isolierungseinheiten 28 ist wirksam, daß eine Lese-Bitleitung, die dem jeweiligen Leseeingang 26 zugeordnet ist, die Daten, die in der Speicherzelle 10 ge­ speichert sind, stört, und es dennoch zu ermöglichen, die Speicherzelle 10 auszulesen. Genauer gesagt liefert jede der Unidirektional-Isolierungseinheiten 28 nur eine unidirektio­ nale Isolierung, da die Speicherzelle 10 die Lese-Bitleitun­ gen (RBL), die den Leseeingängen 26 zugeordnet sind, beein­ flussen kann. Z.B. kann eine Lese-Bitleitung (RBL) herabge­ zogen werden oder nicht, abhängig davon, ob das gespeicherte Bit in der Speicherzelle 10 eins (1) oder null (0) ist. An­ dererseits können die Signale, die auf der Lese-Bitleitung (RBL), die den Leseeingängen 26 zugeordnet sind, anders als bei der Vorrichtung nach dem Stand der Technik gemäß Fig. 1B die Daten, die in der Speicherzelle 10 gespeichert sind, nicht beeinflussen.

Folglich stellen die Unidirektional-Isolierungseinheiten 28 sicher, daß Daten, die in der Speicherzelle 10 gespeichert sind, nicht länger gefährdet sind, im Laufe von Leseopera­ tionen verfälscht zu werden. Überdies stellt die Erfindung sicher, daß die Zugriffszeit unabhängig von der Anzahl der Leseeingänge, über die gleichzeitig auf eine Speicherzelle zugegriffen wird, ist, indem jede Bitleitung einzeln mit einer getrennten Unidirektional-Isolierungseinheit 28 iso­ liert wird.

Obwohl die Unidirektional-Isolierungseinheiten 28 in Fig. 2 als getrennte Elemente dargestellt sind, die eins-zu-eins den Leseeingängen 26 zugeordnet sind, könnten die Unidirek­ tional-Isolierungseinheiten 28 in den Leseeingängen 26 ein­ geschlossen sein. Gemäß Fig. 3 enthält jede Unidirektional- Isolierungseinheit 28 vorzugsweise ein einzelnes Schaltele­ ment 30, das aus verschiedenen Halbleitertechnologien auf­ gebaut sein kann. Das Schaltelement kann z. B. ein Feldef­ fekt-Transistor (FET), ein Metalloxid-Halbleiter-Feldef­ fekt-Transistor (MOSFET), ein Bipolar-Transistor oder der­ gleichen sein.

Fig. 4 ist ein schematisches Diagramm eines detaillierten Ausführungsbeispiels der Erfindung. Bei diesem Ausführungs­ beispiel enthält die Speichervorrichtung mit mehreren Ein­ gängen für jede Speicherzelle 10 n Leseeingänge, n Schreib­ eingänge und n Unidirektional-Isolierungsvorrichtungen 48. Eine Isolierungsvorrichtung 48 ist für jeden der Leseein­ gänge 26 vorgesehen. Gemäß Fig. 4 ist der Leseeingang 26-1 (dargestellt durch das Schaltelement 46-1) mit dem internen Knoten B über die Isolierungsvorrichtung 48-1 verbunden. Der Leseeingang 26-2 (dargestellt durch das Schaltelement 46-2) ist mit dem internen Knoten B über die Isolierungsvorrich­ tung 48-2 verbunden. Der Leseeingang 26-n (dargestellt durch das Schaltelement 46-n) ist mit dem internen Knoten B über die Isolierungsvorrichtung 48-n verbunden.

Im speziellen umfaßt in Fig. 4 die Speicherzelle 10 kreuz­ gekoppelte Inverter 12, die an den internen Knoten A und B gekoppelt sind. Jeder Schreibeingang 24 umfaßt ein Durch­ gangsgatter 44, das durch eine Schreib-Wortleitung (WWL) aktiviert wird, um dem internen Knoten A ein Bit auf einer Schreib-Bitleitung (WBL) zum Speichern in der Speicherzelle 10 zu liefern. Somit können die Schreibeingänge 24 funktio­ nell die gleichen wie die nach dem Stand der Technik bekann­ ten sein.

Ferner enthalten gemäß Fig. 4 die Leseeingänge 26 Durch­ gangsgatter 46, die durch die Lese-Wortleitung (RWL) akti­ viert werden. Der Gateanschluß jedes Isolierungsgatters 48 ist mit dem internen Knoten B der Speicherzelle 10 verbun­ den. Der Drain-(Source-)Anschluß der Isolierungsgatter 48 ist mit dem Source-(Drain-)Anschluß des entsprechenden Durchgangsgatters 46 des gleichen Leseeingangs verbunden. Andererseits ist der Source-(Drain-)Anschluß der Isolie­ rungsgatter 48 mit Masse verbunden.

Sobald es aktiviert ist, liefert jedes der Durchgangsgatter 46 Daten von einem der Isolierungsgatter 48 zu einer ent­ sprechenden Lese-Bitleitung (RBL). Die Isolierungsgatter 48 ermöglichen es einem Bit, das in der Speicherzelle 10 (der interne Knoten B) gespeichert ist, den Wert auf der Lese- Bitleitung (RBL) zu beeinflussen, jedoch verhindern sie, daß Signale auf der Lese-Bitleitung (RBL) die Signale am inneren Knoten B der Speicherzelle 10 beeinflussen.

Die Spannung, die an den Gateanschluß des Isolierungsgatters 48-1 angelegt ist, ändert sich z. B. ebenfalls, wann immer sich der Spannungspegel des internen Knotens B der Speicher­ zelle 10 ändert, da diese verbunden sind. Als eine Folge wird der Ausgang des Isolierungsgatters 48-1 herabgezogen oder nicht. Die Spannungsausgabe des Isolierungsgatters 48-1 wird dem Leseeingang 26-1 zugeführt. Hierauf wird, sobald die Lese-Wortleitung (RWL1) den Gateanschluß des Durchgangs­ gatters 46-1 aktiviert, die Lese-Bitleitung (RBL1) entweder herabgezogen oder nicht, abhängig von dem Spannungspegel, der von dem Isolierungsgatter 48-1 zugeführt wird. Die Sig­ nale auf der Lese-Bitleitung (RBL1) können den Spannungspe­ gel des internen Knotens B der Speicherzelle 10 (außer durch ein triviales Ereignis wie kapazitive Kopplung) nicht beein­ flussen.

In Fig. 4 sind die Isolierungsgatter 48 als einzelne Vor­ richtungen dargestellt, die den einzelnen Leseeingängen 26 auf einer eins-zu-eins-Basis zugeordnet sind. Für Fachleute ist es jedoch offensichtlich, daß die Isolierungsgatter 48 in den Leseeingängen 26 integriert sein können.

Fig. 5 ist ein detailliertes schematisches Diagramm, das ei­ ne Modifikation der Realisierung der in Fig. 4 dargestellten Speichervorrichtung mit mehreren Eingängen darstellt. Fig. 5 stellt ein differentielles Bitleitungsschema dar, um die Geschwindigkeit von Leseoperationen zu erhöhen. Die Lese- Bitleitungen (RBL) zusammen mit ihren invertierten Lese-Bit­ leitungen () sind nämlich mit einem Differenzleseverstär­ ker verwendet, um die Spannungsempfindlichkeit zu verdop­ peln. Um die differentielle Erfassung zu liefern, ist eine zusätzliche Schaltungsanordnung mit dem internen Knoten A der Speicherzelle 10 der Speichervorrichtung mit mehreren Eingängen verbunden. Diese zusätzliche Schaltungsanordnung 56, 58 ist ein Spiegelbild der Durchgangsgatter 46 und der Isolierungsgatter 48, die in Fig. 4 gezeigt sind, außer daß invertierte Lese-Bitleitungen () verwendet sind. Daher ist Fig. 5 ein Doppelleseeingangsentwurf mit Leseeingängen 26 und 60.

Die Speichervorrichtung mit mehreren Eingängen der Erfindung ist in der Lage, bei einem Einzeleingangszugriff durchgehend mit der gleichen Geschwindigkeit, wie die bekannte Vorrich­ tung gemäß Fig. 1B, zu arbeiten. Bei einem Vergleich der Fig. 4 und 1B wird deutlich, daß die Hinzufügung der Iso­ lierungsgatter 48 keine Verzögerung zu den Leseoperationen addiert, da der Ausgang der Isolierungsgatter 48 über die Änderung des Spannungspegels der Speicherzelle 10 gesetzt ist, so daß zu der Zeit, zu der die Übergangsgatter 46 der Leseeingänge 26 durch die Lese-Wortleitung (RWL) für eine Leseoperation aktiviert sind, der Spannungspegelausgang durch das Isolierungsgatters 46 bereit ist, gelesen zu wer­ den.

Bei einer weiteren Realisierung können die Isolierungsgatter 48 und die Durchgangsgatter 46 durch ein Durchgangsgatter 66 und ein Isolierungsgatter 68 gemäß Fig. 6 ersetzt werden. Obwohl dieser Entwurf in der Funktion dem der Fig. 4 ähnelt, sind die Gatter verschieden verschaltet. Als Folge würde eine Speichervorrichtung mit mehreren Eingängen unter Ver­ wendung dieser Realisation langsam (relativ gesprochen) ar­ beiten, da der Ausgang des Isolierungsgatters 68 als Bitlei­ tungsentladung entladen werden muß, wohingegen bei der Realisierung von Fig. 4 der Ausgang des Isolierungsgatters 48 schon auf Masse entladen ist, wenn Knoten B hoch ist.

Die Erfindung liefert bei einem minimalen Anwachsen der Flä­ che und einer minimalen, wenn überhaupt, Verschlechterung des Verhaltens eine unidirektionale elektrische Isolierung von Mehrfachleseeingängen. Überdies ist die Zellenstabilität nicht durch die Anzahl der Eingänge, auf die gleichzeitig zugegriffen wird, beeinflußt. Die Zugriffszeit ist klein und konstant und ist keine Funktion der Anzahl der Eingänge, auf die gleichzeitig zugegriffen wird. Ferner ist die Erfindung gleichermaßen auf einseitig geerdete oder differentielle Ab­ tastung der gespeicherten Datenwerte der Speicherzelle an­ wendbar.

Die Speichervorrichtung mit mehreren Eingängen gemäß der Er­ findung kann mit einer Vielzahl von Speichertechnologien, wie z. B. SRAM, DRAM (= Dynamic Random = dynamisches RAM), ROM (= Read Only Memory = Nur-Lesespeicher), EPROM (= Era­ sable Programmable ROM = löschbarer programmierbarer ROM), EEPROM (= Electrically EPROM = elektrischer löschbarer pro­ grammierbarer ROM) oder Flash-Speicher verwendet werden. Die Durchgangsgatter und die Isolierungsgatter können z. B. FETs oder Bipolar-Transistoren sein. Bipolar-Transistoren sind vermutlich unzweckmäßig aufgrund ihrer Größenanforderungen hinsichtlich der Chipfläche, die eine vordringliche Bedeu­ tung bei Mikroprozessoren hoher Dichte hat.

Claims (9)

1. Datenspeichervorrichtung, die eine Mehrzahl von Spei­ cherzellen (10) zum Speichern von Daten einschließt und folgende Merkmale aufweist:

eine Mehrzahl von Schreibeingängen (24), die wirksam mit den Speicherzellen (10) zum Schreiben von Daten in die Speicherzellen (10) verbunden sind;
eine Mehrzahl von Leseeingängen (26) zum Lesen von Daten von den Speicherzellen (10); und
eine Mehrzahl von Unidirektional-Isolierungseinheiten (28), wobei jede Unidirektional-Isolierungseinheit (28) zum Isolieren einer der Speicherzellen (10) gegenüber externen Signalen von einem der Leseeingänge (26) wirk­ sam zwischen eine der Speicherzellen (10) und einen der Leseeingänge (26) geschaltet ist, während sie es ermög­ licht, daß eine der Speicherzellen (10) gleichzeitig von den Leseeingängen (26) gelesen wird.

2. Datenspeichervorrichtung gemäß Anspruch 1, bei der jede der Unidirektional-Isolierungseinheiten (28) einer Bit­ leitung des Leseeingangs, der derselben zugeordnet ist, zugeordnet ist.

3. Datenspeichervorrichtung nach Anspruch 1 oder 2, bei der jede der Unidirektional-Isolierungseinheiten (28) aus einem einzelnen Halbleiterschaltelement (28, 48, 68) besteht.

4. Datenspeichervorrichtung nach Anspruch 3, bei der das einzelne Halbleiterschaltelement (28, 48, 68) ein Feld­ effekt-Transistor ist.

5. Datenspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei der jede der Unidirektional-Isolierungseinheiten (28) einen Feldeffekt-Transistor (48) mit einem Gatean­ schluß, der mit einer der Speicherzellen verbunden ist, mit einem Source-Anschluß, der mit Masse verbunden ist, und mit einem Drain-Anschluß, der mit einem Ausgangsan­ schluß der Unidirektional-Isolierungseinheit verbunden ist, umfaßt.

6. Datenspeichervorrichtung nach Anspruch 2, bei der jede der Unidirektional-Isolierungseinheiten (28) einen Feld­ effekt-Transistor (68) mit einem Gateanschluß, der mit einer der Speicherzellen (10) verbunden ist, einem Sour­ ce-Anschluß, der mit einem der Leseeingänge (26) verbun­ den ist, und einem Drain-Anschluß, der mit einer Bitlei­ tung verbunden ist, aufweist.

7. Datenspeichervorrichtung nach Anspruch 5, bei der jeder der Leseeingänge (26) einen Feldeffekt-Transistor (58) mit einem Gate-Anschluß, der mit einer Lese-Wortleitung verbunden ist, einem Drain-Anschluß, der mit einer Le­ se-Bitleitung verbunden ist, und einem Source-Anschluß, der mit dem Ausgangsanschluß der Unidirektional-Isolie­ rungseinheit (28) verbunden ist, einschließt.

8. Datenspeichervorrichtung nach einem der Ansprüche 1 bis 7, bei der die Zugriffszeit zu einer gegebenen Speicher­ zelle (10) über die Leseeingänge (26) unabhängig von der Anzahl der Leseingänge (26), über die gleichzeitig auf die gegebene Speicherzelle (10) zugegriffen wird, ist.