JPH0750092A - セル安定性の改良されたマルチポートデータ記憶装置 - Google Patents

セル安定性の改良されたマルチポートデータ記憶装置

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JPH0750092A
JPH0750092A JP6094454A JP9445494A JPH0750092A JP H0750092 A JPH0750092 A JP H0750092A JP 6094454 A JP6094454 A JP 6094454A JP 9445494 A JP9445494 A JP 9445494A JP H0750092 A JPH0750092 A JP H0750092A
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memory cell
port
bit line
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JP6094454A
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Shine Chung
シン・チャン
Paul G Emerson
ポール・ジー・エマーソン
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HP Inc
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Hewlett Packard Co
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Abstract

(57)【要約】 【構成】 改良されたメモリタイプのマルチポートデー
タ記憶装置が開示される。この記憶装置は、マルチポー
トデータ記憶装置のメモリセル（10）を当該記憶装置の
読み出しポート（26）から単方向分離ユニット（28）に
より分離することにより、従来技術に関するセル安定性
の問題を克服するよう動作する。単方向分離ユニット
（28）は、読み出しポートからの外部信号及び読み出し
ポートのローディングがメモリセルに記憶されたデータ
に影響することを防止するよう動作するが、メモリセル
がそれに関連する読み出しポートにより読み出されるこ
とは引き続き可能にする。 【効果】 セルの安定性の問題がメモリセルを損なう恐
れなしに、多数の読み出しポートによるメモリセルに対
する同時アクセスを許容するだけでなく、追加的なチッ
プ面積は最小限しか必要としない。さらに、アクセス時
間は同時アクセスされるポート数と無関係である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ記憶装置に関し、
より詳しくは、同時の読み出し及び書き込み動作を支持
するマルチポートデータ記憶装置に関する。
【０００２】
【従来の技術】最近では、多重アクセス共通記憶装置
が、多重機能ユニットを有する処理システム（例えばマ
イクロプロセッサ）について選択されるデータ記憶装置
となっている。多重アクセス共通データ記憶装置は、よ
り一般的には、マルチポートレジスタファイル又はスク
ラッチパッドレジスタとして知られている。典型的に
は、マルチポートレジスタファイルは、プロセッサと同
じ集積回路チップ内に配置される。マルチポートレジス
タファイルは通常、一時的な高速データ記憶領域として
最適に使用される。
【０００３】機能ユニットの各々のためのローカルメモ
リや、バスにまたがる共用メモリのような他のデータ記
憶アーキテクチャを使用して、オンチップデータ記憶を
提供することができるが、マルチポートレジスタファイ
ルはアーキテクチャ的な解決策をもたらすものであっ
て、データバスにまたがる共用メモリアクセスや各々の
機能ユニット用のローカルメモリよりも高速であり、ま
た簡単に実現できる。従ってマルチポートレジスタファ
イルは現在、オンチップの一時的高速データ記憶につい
て好ましいものである。
【０００４】マルチポートレジスタファイルは、多重機
能ユニットを有するプロセッサ用のデータ記憶装置とし
て使用するのに特に適しているが、それはマルチポート
レジスタファイルが、プロセッサのすべての機能ユニッ
トがマルチポートファイルレジスタ内のメモリセルに同
時にアクセスすることを可能にするためである。プロセ
ッサのすべての機能ユニットがマルチポートレジスタフ
ァイルに同時にアクセスすることが許されることから、
プロセッサは高い計算速度を達成することができる。
【０００５】一般に、プロセッサの処理能力が増加する
と、機能ユニットの数は増加する傾向がある（例えばス
ーパースカラーコンピュータ）。さらに、ワードサイズ
も幅広くなり、またプロセッサがより進歩するにつれ
て、サイクル時間は減少する傾向がある。その結果、マ
ルチポートレジスタファイルにはより大きな要求が課せ
られる。常に増大していくこうした要求を満たすため
に、マルチポートレジスタファイルは広くかつ深くなる
だけでなく、より多くのポートを支持しなければならな
い。
【０００６】現在、マルチポートレジスタファイルにつ
いては２つの既知の設計が存在している。一方の設計
は、多重入力／出力フリップフロップ又はラッチタイプ
の記憶セルに基づいている。他方の設計は、多重入力／
出力又は書き込み／読み出しポートメモリ（SRAM）記憶
セルに基づいている。
【０００７】図１は、従来技術に関するラッチタイプの
マルチポートレジスタファイルの単一のメモリセルを示
している。単一のメモリセルしか示してはいないが、同
じメモリセルがマルチポートレジスタファイル内のそれ
ぞれのワードのそれぞれのビットごとに存在することが
理解されねばならない。
【０００８】図１において、マルチポートレジスタファ
イルは、相互結合された２つのインバータ12a及び12bか
らなるメモリセル10を有する。インバータ12aは、イン
バータ12bが有するよりも大きなデバイスサイズを有す
る。メモリセル10の一方の側は書き込みポートを有し、
他方の側は読み出しポートを有する。読み出しポートの
側において、メモリセル10は、バッファ装置として使わ
れるインバータ13に接続されている。書き込みポートの
各々はパスゲート14からなり、また読み出しポートの各
々はパスゲート16からなる。パスゲート14のゲート端子
は書き込みワード線（WWL）に接続され、パスゲート14
のドレイン（ソース）端子は書き込みビット線（WBL）
に接続され、またパスゲート14のソース（ドレイン）端
子はメモリセル10の書き込み側に接続されている。パス
ゲート16のゲート端子は読み出しワード線（RWL）に接
続され、パスゲート16のドレイン（ソース）端子は読み
出しビット線（RBL）に接続され、またパスゲート16の
ソース（ドレイン）端子は、インバータ13を介してメモ
リセル10の読み出し側に接続されている。
【０００９】メモリセル10にビットを書き込む場合に
は、適当なビットが、相応する書き込みビット線（WB
L）を介してパスゲート14に供給され、次いで適当な時
点において、書き込みワード線（WWL）がパスゲート14
のゲート端子を活性化して、書き込みビット線（WBL）
からのビットをメモリセル10へと記憶のために通過させ
る。読み出しポートは同様にして動作する。唯一の相違
は、読み出しワード線（RWL）がパスゲート16のゲート
端子を活性化した場合に、パスゲート16がメモリセル10
に記憶されたビットを（インバータ13により反転して）
同じ読み出しポートの読み出しビット線（RBL）へと通
過させる点にある。
【００１０】図２は、従来技術に関する、SRAMベースの
メモリタイプのマルチポートレジスタファイルの単一の
メモリセルを示している。この場合、インバータ12は対
称である。図２においては、パスゲート14及び16のゲー
ト端子はワード線（WL）に接続されている。各々のパス
ゲート14のドレイン（ソース）端子はビット線（BL）に
接続されており、また各々のパスゲート14のソース（ド
レイン）端子はメモリセル10の左側に接続されている。
各々のパスゲート16のドレイン（ソース）端子は反転ビ
ット線（バーBL）に接続されており、また各々のパスゲ
ート16のソース（ドレイン）端子はメモリセル10の右側
に接続されている。従って、ビット線（BL）及び反転ビ
ット線（バーBL）は、読み出しポートと書き込みポート
により共用されている。ラッチタイプの設計とは異な
り、SRAMメモリタイプの設計では、データはメモリセル
から、パスゲート14及び16を介し、センス増幅器（図示
せず）によって読み出される。
【００１１】ラッチによる設計は、少数のポートに対し
ては有用であるが、今日のマルチポートレジスタファイ
ル（スーパースカラー設計によっては16ポートを越え
る）については実現不可能である。なぜならこの設計
は、あまりに多くのチップ面積を必要とし、またその動
作は、SRAMベースのメモリセル設計に比較すると比較的
遅いからである。
【００１２】SRAMベースのメモリセル設計は十分な速度
を提供し、またチップ面積を最小限しか使用しないが、
このメモリ設計は、解決困難なセル安定性の問題を有す
る。僅かなポートしか持たないマルチポートレジスタフ
ァイルにおいては、セルの安定性の問題はそれほど重要
ではない。しかしながら、レジスタファイル内のポート
の数が幾何学的に増え続けるにつれ、セルの安定性は、
メモリ設計にとって無視できない重大な関心事となっ
た。
【００１３】読み出し動作中のセル安定性は、SRAMベー
スのメモリタイプのマルチポートレジスタファイルの設
計における主な考慮事項である。メモリセルの安定性
は、読み出し動作に際して危険にさらされる。なぜな
ら、アクセスの前に両方の読み出しビット線レベルが十
分に高くない場合には、読み出し動作中にビット線が、
メモリセルに記憶されたビットを上書きする可能性があ
るからである。このメモリ設計が、マルチポートレジス
タファイルについて使用される場合には、セルの安定性
は特別の関心事であるが、それはパスゲートサイズに対
するプルダウンの割合（セル安定性の主たるインジケー
タ）が、同時に幾つのポートにアクセスするかに応じて
異なってくるためである。パスゲートサイズに対するプ
ルダウンの割合が、単一のポートアクセスに関して最適
化されている場合には、それは多重ポートにアクセスし
た場合にセルの不安定性を生じうる。しかしながら、そ
れが多重ポートアクセスに関して最適化されていれば、
メモリセルに対するアクセス時間は大幅に遅くなる。ビ
ット線の間の容量相互結合と多重ポートアクセスも、セ
ルの安定性を低下させる可能性がある。
【００１４】メモリセルへのアクセス時間もまた、マル
チポートレジスタファイルの設計における主な考慮事項
である。同時のマルチポートアクセスは、従来のラッチ
及びメモリタイプのマルチポートレジスタファイルにお
いてはアクセス時間を遅くする。加えて、従来の設計で
は、アクセス時間は、メモリセルに同時にアクセスする
ポートの数につれて変化する。
【００１５】
【発明が解決しようとする課題】セル安定性の問題に対
する１つの既知の解決策が、17ポートを有するマルチポ
ートレジスタファイルに使用されており、十分なビット
線予備充電レベルが確保されている。この解決策は、追
加的な予備充電パルス発生回路を必要とするという欠点
を有し、これは多くの雑音を発生してセル安定性の問題
をさらに複雑にしている。この解決策は、Jolly, "A 9-
ns, 1.4 Gigabyte/s, 17-Ported CMOS Register File",
IEEE Journal of Solid-State Circuits, Vol. 26, N
o. 10, October 1991により完全に記載されており、こ
の文献はここで参照することによりその内容を本明細書
に取り入れるものとする。
【００１６】別の既知の解決策は、ビット線のバッファ
リングと完全な分離のために、トライステートバッファ
（それぞれが数個のトランジスタからなる）を使用す
る。このアプローチの例は、"High-speed Five-ported
Register File having Simultaneous Read and Write C
apability and High Tolerance to Clock Skew"と題す
る、1992年５月14日発行のWIPO国際公開第WO92／08230
号に記載されている。しかしながら、この解決策はラッ
チ設計において使用されており、かつこの設計中に含ま
れる全てのトライステートバッファを形成するために
は、あまりに多くのチップ面積を必要とする。即ち、ビ
ット線のバッファリングと完全な分離のためにトライス
テートバッファを使用することは、適切な動作のために
は必要でない過剰な数のトランジスタを必要とする。こ
れらの追加的なトランジスタは、貴重なチップ面積を占
有し、またレジスタファイルの速度を低下させる。
【００１７】従って、セルの安定性とアクセス時間の問
題を取り除き、それにも拘わらず最小量の追加的チップ
面積しか使用せず、かつ依然としてプロセッサの速度要
求を満足する、マルチポートレジスタファイル設計が必
要とされている。
【００１８】
【課題を解決するための手段】大まかに述べると、本発
明は、マルチポートデータ記憶装置の読み出しポートか
ら、マルチポートデータ記憶装置のメモリセルを単方向
に分離する。
【００１９】本発明の基本的な実施例において、マルチ
ポートデータ記憶装置は、読み出しポートの各々につい
て単方向分離ユニットを備える。各々の単方向分離ユニ
ットは、メモリセルと１つの読み出しポートの間に接続
されている。単方向分離ユニットは、読み出しポートか
らの外部信号が、メモリセル内に記憶されたデータに影
響を及ぼすことを防止しながらも、依然としてメモリセ
ルが関連する読み出しポートにより読み出されることを
可能にする。さらにまた、単方向分離ユニットは、ビッ
ト線間の容量結合を防止し、一定の短いアクセス時間を
保証する。
【００２０】好ましくは、各々の単方向分離ユニット
は、単一の半導体スイッチングデバイスを含み、このデ
バイスは多数の異なった技術で実現することができる。
例えば、単方向分離ユニットの各々は、メモリセルの１
つから関連するビット線の１つを単方向に分離する、単
一のトランジスタ（例えば電界効果トランジスタ又はバ
イポーラトランジスタ）からなることができる。
【００２１】本発明の重要な利点は、それが従来技術に
関連するセル安定性の問題を克服したことにある。その
結果、マルチポートデータ記憶装置は、セルの安定性に
よってメモリセルがだめにされる恐れなしに、そのメモ
リセルに対する多数の読み出しポートによる同時アクセ
スを許容することができる。本発明は、メモリセルに対
するアクセス時間を、同時のマルチポートアクセスの数
とは無関係にするため、本発明はまた、従来技術に関連
するアクセスタイミングの問題をも克服する。さらに本
発明は、メモリタイプのマルチポートデータ記憶装置の
高速性を劣化させず、或いは負担となる大きさの追加的
なチップ面積を必要としない。
【００２２】
【実施例】本発明は、添付図面と関連して以下の詳細な
説明からより容易に理解される。添付図面中では、同様
の構成要素には同じ参照番号が用いられている。
【００２３】以下に図２から図５を参照して、本発明の
実施例を説明する。しかしながら、これらの図面に関連
して本明細書で与えられる詳細な説明は例示を目的とす
るものであって、本発明はこれらの限定的な実施例を越
えるものであることを、当業者は容易に理解するであろ
う。
【００２４】本発明は、改良されたマルチポートメモリ
タイプのデータ記憶装置に関するものであり、この記憶
装置は、従来技術の設計によるセルの安定性の問題及び
アクセスタイミングの問題を両方とも克服する。メモリ
セルは安定になり、またアクセス時間は、同時のマルチ
ポートアクセスの数に依存しないようになる。セルの安
定性と一定のアクセス時間を達成するについて、この改
良されたマルチポートデータ記憶装置は、メモリタイプ
の設計の利点、即ち小さな所要チップ面積と高速性とい
う利点を保持する。
【００２５】図３は、本発明によるマルチポート記憶装
置の基本的な実施例のブロック図を示している。メモリ
セル10は、書き込みポート24及び読み出しポート26に接
続されている。図３に示したマルチポート記憶装置は、
６つのポート、即ち書き込みポート24-1、24-2及び24-3
と、読み出しポート26-1、26-2及び26-3を有する。記憶
装置によって支持されるポートの数は、必要な資源及び
所望の性能に依存して大幅に変更できることは、当業者
には明らかであろう。
【００２６】書き込みポート24は、内部ノードＡにおい
てメモリセル10に接続されている。読み出しポート26
は、単方向分離ユニット28を介してのみ、メモリセル10
に接続されている。それぞれの読み出しポート26-1、26
-2及び26-3は、メモリセル10とそれぞれの読み出しポー
ト26の間に、個別の単方向分離ユニット28-1、28-2及び
28-3を有する。すべての単方向分離ユニット28は、内部
ノードＢにおいてメモリセル10に接続されている。デー
タは、それを１つ以上の読み出しポート26に（それぞれ
の単方向分離ユニットを介して）供給し、またセンス増
幅器29を用いてデータを検出することによって読み出さ
れる。それぞれの読み出しポート26-1、26-2及び26-3
は、それらに関連するセンス増幅器29-1、29-2及び29-3
を有する。
【００２７】単方向分離ユニット28の各々は、それぞれ
の読み出しポート26に関連する読み出しビット線が、メ
モリセル10に記憶されたデータに干渉することを防止す
るように動作するが、依然としてメモリセル10の読み出
しを可能にする。より詳細に述べれば、単方向分離ユニ
ット28の各々は、単方向のみにおける分離をもたらし、
メモリセル10は読み出しポート26に関連する読み出しビ
ット線（RBL）に影響を及ぼすことができる。例えば読
み出しビット線（RBL）は、メモリセル10に記憶された
ビットが１であるか０であるかに基づき、低レベルへと
プルダウンされ、或いはされない。他方、図２に示した
従来技術の装置とは異なり、読み出しポート26に関連す
る読み出しビット線（RBL）上に含まれた信号は、メモ
リセル10に記憶されたデータに影響を及ぼすことができ
ない。
【００２８】かくして単方向分離ユニット28は、メモリ
セル10に記憶されたデータが、もはや読み出し動作中に
変造される危険にさらされないことを保証する。さら
に、個別の単方向分離ユニット28により各々のビット線
を個々に分離することによって、本発明は、アクセス時
間が、メモリセルに同時にアクセスする読み出しポート
の数と無関係であることを保証する。
【００２９】図３は、単方向分離ユニット28を、読み出
しポート26に１対１で対応する独立した構成要素として
示しているが、単方向分離ユニット28は読み出しポート
26内に組み込むこともできる。図４に示すように、各々
の単方向分離ユニット28は、好ましくは単一のスイッチ
ングデバイス30を含み、これは種々の半導体技術により
構成することができる。例えば、スイッチングデバイス
は電界効果トランジスタ（FET）、金属酸化物半導体電
界効果トランジスタ（MOSFET）、バイポーラトランジス
タその他であることができる。
【００３０】図５は、本発明の詳細な実施例の概略図で
ある。この実施例において、マルチポート記憶装置は、
各々のメモリセル10について、ｎ個の読み出しポート
と、ｎ個の書き込みポートと、ｎ個の単方向分離デバイ
ス即ち分離ゲート48とを有する。各々の読み出しポート
26について、１つの分離ゲート48が設けられている。図
５に示すように、読み出しポート26-1（スイッチングデ
バイス46-1によって表す）は分離ゲート48-1を介して内
部ノードＢに接続されており、読み出しポート26-2（ス
イッチングデバイス46-2によって表す）は分離ゲート48
-2を介して内部ノードＢに接続されており、また読み出
しポート26-n（スイッチングデバイス46-nによって表
す）は分離ゲート48-nを介してノードＢに接続されてい
る。
【００３１】より詳しく述べれば、図５においてメモリ
セル10は、相互結合されたインバータ12を含み、これら
のインバータは内部ノードＡ及びＢに接続されている。
各々の書き込みポート24はパスゲート44を含み、このパ
スゲートは書き込みワード線（WWL）によって活性化さ
れて、書き込みビット線（WBL）上のビットを内部ノー
ドＡに供給して、メモリセル10内に記憶させる。従って
書き込みポート24は、当該技術において周知のものと機
能的に同じでよい。
【００３２】さらに図５に関し、読み出しポート26はス
イッチングデバイス即ちパスゲート46を含み、これらの
パスゲートは読み出しワード線（RWL）によって活性化
される。各々の分離ゲート48のゲート端子は、メモリセ
ル10の内部ノードＢに接続されている。分離ゲート48の
ドレイン（ソース）端子は、同じ読み出しポートにおけ
る対応するパスゲート46のソース（ドレイン）端子に接
続されている。他方、分離ゲート48のソース（ドレイ
ン）端子はアースに接続されている。
【００３３】各々のパスゲート46は、活性化された場合
に、分離ゲート48の１つから対応する読み出しビット線
（RBL）へとデータを供給する。分離ゲート48は、メモ
リセル10（内部ノードＢ）に記憶されたビットが読み出
しビット線（RBL）上の値に影響することは許容する
が、読み出しビット線（RBL）上の信号がメモリセル10
の内部ノードＢにおける信号に影響することは防止す
る。
【００３４】例えば、メモリセル10の内部ノードＢの電
圧レベルが変化した場合には常に、分離ゲート48-1のゲ
ート端子に供給される電圧も、それがそのゲート端子に
接続されているために変化する。その結果、分離ゲート
48-1の出力は低レベルにプルダウンされ、又はされな
い。分離ゲート48-1の電圧出力は、読み出しポート26-1
に供給される。その後、読み出しワード線（RWL1）がパ
スゲート46-1のゲート端子を活性化した場合、分離ゲー
ト48-1により供給される電圧レベルに応じて、読み出し
ワード線（RWL1）は低レベルにプルダウンされ、又はさ
れない。読み出しビット線（RWL1）上の信号は、メモリ
セル10の内部ノードＢの電圧レベルに影響を及ぼすこと
はできない（容量結合のような僅かなものは除いて）。
【００３５】図５においては、分離ゲート48は１対１方
式で個々の読み出しポート26と関連する別個のデバイス
として示されている。しかしながら、分離ゲート48を読
み出しポート26内に統合してもよいことは、当業者には
明らかであろう。
【００３６】図６は、図５に示したマルチポート記憶装
置の実施例の修正を示す詳細な概略図である。図６は、
読み出し動作の速度を改善するための差動ビット線方式
を示している。即ち読み出しビット線（RBL）は、それ
らの反転読み出しビット線（バーRBL）と共に、差動セ
ンス増幅器について使用されて、電圧感度が二倍にされ
ている。差動検出を行なうために、追加的な回路が、マ
ルチポート記憶装置のメモリセル10の内部ノードＡに接
続されている。この追加的な回路56及び58は、反転読み
出しビット線（バーRBL）が使用されていることを除い
て、図５に示したパスゲート46及び分離ゲート48の鏡像
をなしている。かくして図６は、読み出しポート26及び
60による二倍読み出しポート構成である。
【００３７】本発明によるマルチポート記憶装置の速度
は、図２に示した公知の装置と同様に、単独ポートアク
セスについての速度と同じ速度で動作し続けることがで
きる。図５を図２を比較すると、分離ゲート48を追加す
ることは、読み出し動作に対して遅延を追加しない。な
ぜなら分離ゲート48の出力は、メモリセル10の電圧レベ
ルの変化に際して設定され、読み出しポート26のパスゲ
ート46が読み出し動作のために読み出しワード線（RW
L）によって活性化されるまでには、分離ゲート46によ
る電圧レベル出力は、読み取りのための準備ができてい
るからである。
【００３８】さらに別の具体例では、分離ゲート48及び
パスゲート46を、図７に示したようなパスゲート66及び
分離ゲート68に置き換えることができる。この設計は、
機能的には図５に示すものと同様であるが、ゲートの接
続は異なっている。その結果、この具体例を使用したマ
ルチポート記憶装置は、より遅く（相対的に言って）動
作する。なぜなら分離ゲート68の出力は、ビット線放電
として放電される必要があり、これに対して図５の具体
例では、分離ゲート48の出力は、ノードＢが高レベルの
場合には既にアースに放電されているからである。
【００３９】本発明は、多重読み出しポートの単方向の
電気的な分離をもたらし、その場合にチップ面積の増加
は最小であり、また性能の低下は仮にあったとしても最
小限である。さらに、セルの安定性は同時にアクセスさ
れるポートの数によって影響されず、またアクセス時間
は短く一定であって、同時にアクセスされるポートの数
に依存しない。さらに本発明は、メモリセルの記憶され
たデータ値のシングルエンド又は差動検出に等しく適用
できる。
【００４０】本発明によるマルチポート記憶装置は、SR
AM, DRAM, ROM, EPROM, EEPROM又はフラッシュメモリの
ような種々のメモリ技術に使用できる。パスゲート及び
分離ゲートは、例えばFET又はバイポーラトランジスタ
であってよい。バイポーラトランジスタは、高密度マイ
クロプロセッサにおける主な関心事であるチップ面積に
関して、要求寸法が大きいため、恐らく実行に適さない
かもしれない。
【００４１】本発明の多くの特徴及び利点は、以上の説
明から明らかであり、従って特許請求の範囲により、本
発明のこのようなすべての特徴及び利点をカバーするこ
とが意図されている。さらに、当業者は多くの修正及び
変更を容易に想起しうるものであるから、本発明を図示
し説明した構造及び動作に限定することは望ましくな
い。したがって適切な修正及び均等物は全て、本発明の
権利範囲内に含まれるものである。
【００４２】以下においては本発明の種々の構成要件の
組み合わせからなる例示的な実施態様を示す。 １．データを記憶する複数の記憶セルを有するデータ記
憶装置であって、前記記憶セルにデータを書き込むため
前記記憶セルに接続された複数の書き込みポートと、前
記記憶セルからデータを読み出す複数の読み出しポート
と、及び複数の単方向分離ユニットとからなり、各々の
単方向分離ユニットが、前記記憶セルの１つと前記読み
出しポートの１つの間に接続され、前記記憶セルの１つ
を前記読み出しポートの１つからの外部信号から分離す
る一方で、前記記憶セルの１つを前記読み出しポートの
１つによって同時に読み出すことを可能にする、データ
記憶装置。
【００４３】２．前記単方向分離ユニットの各々が、そ
れに関連する前記読み出しポートのビット線と関連して
いる、上記１のデータ記憶装置。
【００４４】３．前記単方向分離ユニットの各々が、単
一の半導体スイッチングデバイスからなる、上記１又は
２のデータ記憶装置。
【００４５】４．前記単一の半導体スイッチングデバイ
スが電界効果トランジスタである、上記３のデータ記憶
装置。
【００４６】５．前記単方向分離ユニットの各々が、前
記記憶セルの１つに接続されたゲート端子と、アースに
接続されたソース端子と、前記単方向分離ユニットの出
力端子に接続されたドレイン端子とを有する電界効果ト
ランジスタからなる、上記１のデータ記憶装置。
【００４７】６．前記単方向分離ユニットの各々が、前
記記憶セルの１つに接続されたゲート端子と、前記読み
出しポートの１つに接続されたソース端子と、ビット線
に接続されたドレイン端子とを有する電界効果トランジ
スタからなる、上記２のデータ記憶装置。
【００４８】７．前記読み出しポートの各々が、読み出
しワード線に接続されたゲート端子と、読み出しビット
線に接続されたドレイン端子と、前記単方向分離ユニッ
トの前記出力端子に接続されたソース端子とを有する電
界効果トランジスタからなる、上記５のデータ記憶装
置。
【００４９】８．前記読み出しポートを介しての記憶セ
ルの所定の１つに対するアクセス時間が、所定の記憶セ
ルに同時にアクセスしている前記読み出しポートの数と
無関係である、上記１から７の何れか１のデータ記憶装
置。
【００５０】
【発明の効果】 【図面の簡単な説明】
【図１】公知のマルチポートレジスタファイルの例を示
す概略図である。
【図２】公知のマルチポートレジスタファイルの例を示
す概略図である。
【図３】本発明の基本的な実施例を示すブロック図であ
る。
【図４】単方向分離ユニットの具体例を示す概略図であ
る。
【図５】本発明の詳細実施例を示す概略図である。
【図６】図５に示したマルチポート記憶装置の実施例の
修正を示す詳細な概略図である。
【図７】分離ゲートを読み出しポートと共に示す代替具
体例の概略図である。
【符号の説明】
10 メモリセル 12 インバータ 24 書き込みポート 26 読み出しポート 28 単方向分離ユニット 29 センス増幅器 30 スイッチングデバイス 44 パスゲート 46 パスゲート 48 分離ゲート 66 パスゲート 68 分離ゲート

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 データを記憶する複数の記憶セルを有す
    るデータ記憶装置であって、 前記記憶セルにデータを書き込むため前記記憶セルに接
    続された複数の書き込みポートと、 前記記憶セルからデータを読み出す複数の読み出しポー
    トと、及び複数の単方向分離ユニットとからなり、各々
    の単方向分離ユニットが、前記記憶セルの１つと前記読
    み出しポートの１つの間に接続され、前記記憶セルの１
    つを前記読み出しポートの１つからの外部信号から分離
    する一方で、前記記憶セルの１つを前記読み出しポート
    の１つによって同時に読み出すことを可能にする、デー
    タ記憶装置。
JP6094454A 1993-05-05 1994-05-06 セル安定性の改良されたマルチポートデータ記憶装置 Pending JPH0750092A (ja)

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