JPH05503390A - 同時読み書き機能およびクロック歪みに対する耐性を有する高速５ポートレジスタファイル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 同時読み書き機能およびクロック歪みに対する耐性を有する高速５ボートレジス タフアイルλ匪公１１ 本発明はデータ処理システムと半導体論理回路に関するもので、より特定すれば 、同時読み書き動作を行なλるようにした多ボートレジスクファイルに関するも のである。

光！Ｉとｉ旦 マイクロプロセッサシステムに組み込まれる高速局部メモリは一般にレジスタフ ァイルと呼称される。レジスタファイルは高速記憶装置の第一レベルに存在する ので、コンパイラ側から見ればこのファイルが可能な限り大きいほうが有利であ る。データ処理にかかる待ち時間は同一クロックサイクル中に同一ファイルへま たは別ファイルへ読み書き両方がなされる場合最小限になすことができる。クロ ック周波数は上がりつづけているので、（クロックサイクルの百分率としての） クロックの歪みも増大し、そのためこの減少に高度な耐久性を有するレジスタフ ァイル設計を行なう必要がある。

ある種のマイクロプロセッサシステムではバイト形式及び多バイト形式（すなわ ち１バイト、１６ビツトハーフワード、３２ビツトワード、及び６４ビット倍ワ ードで）両方でのデータ入力用に設計されている。

さらに、システムの信頼性を拡張する手段としてメモリーエラー訂正もまた望ま しい、これらの要求両者は大量かつ高速なレジスタファイルの設計を困難なもの になしている。

光Ａ餞と４豹 本発明で開示するレジスタファイル設計の改良は６つの主要目的と適合している 。第１には、レジスタファイル内で３２ビツトワードおよび６４ビット倍ワード 両方への対応を提供すること、第２には同一クロックサイクル中にレジスタファ イルの単一のレジスタまたは別のレジスタへ書き込み読み込みを同時に行なう手 段を提供すること、第３にはバイト、ハーフワード、ワード、または倍ワードと してレジスタファイル中に読み込まれた入力データの形式を整える手段を提供す ること、第４には改良ハミング符号の状態ビットを用いてレジスタファイル中に 保存されたデータを訂正する手段を提供すること、第５にはクロックの歪みに高 度の耐久性を有しつつｌｏＯＭＨｚを超えるクロック周波数でレジスタファイル の操作が行なえるようにすること、第６には既存の半導体製造装置を用いてレジ スタファイルを製造しつるようになすことである。

レジスタファイルの改良は高速マルチプレクサ（逓倍器）を用いてフォーマット した入力ボートを有するメモリーレジスタアレイである。このようなフォーマッ トをなすには、バイト、ハーフワード（２バイト）、ワード（４バイト）、およ び倍ワードオペランド（演算数）でのメモリーからレジスタファイルへの読み込 み操作に対応する必要がある。改良ハミング式エラー訂正符号（ＥＣＣ）はこれ を動作させた場合倍ワードオペランド中の単一ビットのエラー位置を特定する。

ＥＣＣが動作可能になりエラーが検出されると、マルチプレクサは倍ワードオペ ランド中の不正ビットを反転する。現代のマイクロプロセッサシステムにおいて 、エラー訂正はフォーマット復号動作、フォーマット動作、レジスタファイルへ の読み込み動作以前に、読み込み操作中のオペランドに対して実行される。従来 のイベントシーケンスを改変することによって、レジスタファイルの改良におけ るエラー訂正はフォーマット復号およびフォーマット動作中に実行されるので、 ＥＣＣ状態ビット生成がフォーマット動作と平行して行なえるようになる。ＥＣ Ｃが動作状態になると、すべてのバイト、ハーフワード、およびワード単位での 保存動作はプロセッサ内に縮約されて、外部メモリへの保存動作はすべて６４ビ ット幅で実行しつるようになる。

図２は第１の書き込みボートＷＰＩの入力フォーマットアレイセルの論理回路図 である。

フォーマットされ、訂正されたデータは単相主クロックの低位状態での入力サン プリングと次のクロックサイクルの高位状態中の入力データの保持の両方をラッ チする。レジスタファイルアレイ内部のセルは、フィードバック式ラッチの変形 としての特徴があり、データ書き込みについて多重３状態インバータ入力経路を 有し、データ読み込みについて多重３状態インバータ出力経路を有する。３状態 インバータはそれぞれのアレイセル内のフィードバックを提供する。フィードバ ックインバータはそれぞれの書込動作中３状態を有するので、回路速度が向上し 、単一の機械サイクル中に同一セル状への同時読み書き動作が実行しつるように なる。多重入力源がそれぞれのレジスタファイルセルに対して存在しているので 、フィードバック３状態インバータは入力源のどれかが当該セルに対してデータ 書き込みを希望する場合はいつでも動作を停止する必要がある。

レジスタファイル書き込みクロック信号の対称性を維持するため、アドレス復号 操作は当該クロックサイクル中の高位状態（第１相）の間に実行され、クロック が低位状態になる場合クロックによってゲートされる。書込動作中にクロック歪 みに対する高度な耐久性を提供するためには５次のクロックサイクルの前半まで 有効なようにデータが保持されつつ正のクロック端で書き込み動作が終了する。

さらに、書き込みボートへの入力データは次のクロックサイクルの前半まで保持 される。

読み込みアクセス時間を減少させるため、３状態バツフアからなる分離バッファ をビット線の分離とデータがアクセスされる際のビット線の緩衝の両方に用いる 。このようにして、それぞれのレジスタファイルセル３状態出力デバイスからは これの隣接する７つのセルの３状態出力キヤバシタンス、上位側３状態分離バッ ファの出力キャパシタンス、下位側３状態分離バッファの入カキャバシタンスだ けが見える。出力読み込みマルチプレクサはレジスタブロック供給源の位置にし たがってデータビットまたはこれの補数を選択するために用いられる。

区頁！晟朋 図１は５ボートレジスタフアイルの構成を示すブロック図である。

図２は第１の書き込みボートＷＰＩの入力フォーマットアレイセルの論理回路図 である。

図３は第２の書き込みボートＷＰ２の入力フォーマットアレイセルの論理回路図 である。

図４は図３で部材３３として示した第２の高速マルチプレクサの論理回路図であ る。

図５は５ポートレジスタフアイル内のコアセルについての論理回路図である。

図６は３状態インバータを構成するブロックを示す。

図７は図６に示した３状態インバータ構成ブロツクの回路図である。

図８は書き込み復号セルの論理回路図である。

図９は第１の書き込みボートＷＰＩと第２の書き込みボートＷＰ２についての書 き込みタイミングサイクルを示すタイミングのグラフ図である。

図１Ｏは分離バッファアレイセルの論理回路図である。

図１１はレジスタファイルのコアアレイ内にある単−桁を表わす論理回路図で分 離バッファの位置を示す。

図１２は読み込みボートＲＤ１およびＲＤ２についての出力バイブライン補償レ ジスタを示す論理回路図である。

図１３は読み込みポー１−ＲＤ３についての出力バイブライン補償レジスタ素子 を示す論理回路図である。

蛭産叉１旦 図工は５ポートレジスタフアイル装置の構造のブロック図である。本装置は３２ 個の６４ビツト倍ワードを含む。それぞれの６４ビツト倍ワードは３２ビツトワ ードのガから構成され、３２ビツトまたは６４ビツトオペランドとして読み込み および保存が実行されるようになしである。５ボートのうち３つＲＤｌ、ＲＤ２ 、ＲＤ３は読み込みボートであり、残りの２ポートＷＰ１、ＷＦ２は書き込みボ ートである。読み込みボートＲＤＩとＲＤ２はシステムのデータ処理装置の実行 装置に連通し、一方読み込みボートＲＤ３は主メモリーとレジスタファイルの間 でのすべてのデータ読み込みと保存動作を実行するデータ読み込み保存装置に連 通ずる。書き込みボートＷＰｌは実行装置に連通し、一方書き込みボートＷＰ２ はデータ読み込み保存装置に連通ずる。書き込みボートｗｐｚとＷＦ２のそれぞ れはそれ自体のフォーマット装置を有する。ＷＰｌのフォーマット装置ｌは実行 ユニットの出力をワード（３２ビツト整数、３２ビット単精度浮動小数点）また は倍ワード（６４ビツト整数および６４ビツト倍精度浮動小数点）のいずれかの 量子にフォーマットする。

ＷＰ２フォーマット装置２は外部メモリーから読み込まれるデータをフォーマッ トする。これは６４ビツト幅改良ハミング符号ＥＣＣの対応を含むものである。

ＥＣＣが動作すると、装置はＥＣＣ装置（図示していない）によって生成される 状態ベクタ（ビット５Ｏ−３７）で特定される位置で単一の不正データビットを 反転する。

さらに図１を参照すると、レジスタファイル装置はセクション毎に８つの倍ワー ドからなる８つのアレイセクション３に分割されている。分離バッファ４から９ はそれぞれのアレイセクション３の間に位置し、ビット線の分離と読み込み出力 ボートＲＤ２、ＲＤ２、ＲＤ３への駆動電流の提供の両方の目的で機能する。

例えば、ワードＷ３８およびＷ３９から構成された倍ワードを読み込みボートＲ ＤＩから読み込む間、分離バッファ８および９は３状態子行することによってワ ードＷ４８からＷ２Ｂまでを含むアレイセクションからワードＷ３２からＷ４７ までを含むアレイセクションを分離する。分離バッファアレイ４．５．６．７は こうした読み込み操作の開駆動回路として機能する。

フォーマットをなすにはバイト、ハーフワード（２バイト）、ワード（４バイト ）、および倍ワードのオペランドについてのメモリーからレジスタファイルへの 読み込み動作に対応する必要がある。フォーマットはそれぞれの書き込みボート で個別に実行される。

さらに図１を参照すると、８つの倍ワードから構成される各アレイの倍セクショ ンが偶数および奇数の書き込み復号回路の対によって用意される。奇数書き込み 復号回路は参照番号１Ｏ−ＯＤ、１ｌ−ＯＤ、１２−ＯＤ、ｌ　３−ＯＤであり 、一方偶数書き込み復号回路は１Ｏ−ＥＶ、１ｌ−ＥＶ、１２−ＥＶ、１３−Ｅ Ｖである。例えば、ワード位置Ｗ４とＷ５からなる倍ワードへ書き込むには、書 き込み復号回路１０−００と１Ｏ−ＥＶの両方が起動される。ワードＷ４だけへ の書き込み動作では、書き込み復号回路１０−ＥＶだけが起動される。

図２の論理回路図をここで参照すると、第１の書き込みボートＷＰＩの入力フォ ーマットアレイセルが示してあり、このセルは入力高速マルチプレクサ２１とタ ロツク信号ＣＬＫの低位相によって動作可能となるラッチ２２を含む。逓倍はＷ ＰＩフォーマット復号回路（図１の１４−ＯＤおよび１４−ＥＶ）から、それぞ れのイネーブル制御人力ＥＮＯからＥＮＫまでとイネーブルバー制御人力ＥＮＯ ＢからＥＮＫＢまでを経由して、データ入力ＩＮＯからＩＮＫまでのひとつを選 択することで完了する。直列インバータ２３および２４の対は第１の書き込みボ ートＷＰｌのフォーマット装置１の出力を緩衝するために用いる。

図３の論理回路図を参照すると、ここには第２の書き込みボートＷＰ２の入力フ ォーマットアレイセルが示しである。第２の書き込みボートＷＰ２は第１の高速 マルチプレクサ３１を用いてフォーマットされる。

逓倍はＷＰ２フォーマット復号回路（図１の参照番号１５−ＯＤおよび１５−Ｅ Ｖ）から、それぞれのイネーブル制御人力ＥＮＯからＥＮＭまでとイネーブルバ ー制御人力ＥＮＯＢからＥＮＭＢ迄を経由して、データ人力ＩＮＯからＩＮＭま でのひとつを選択することで完了する。ハミングエラー訂正符号が動作している と、状態ベクタビットＳＯから３７は倍ワードのオペランド内の単一ビットエラ ー位置を示す。状態ベクタとこれの補数（図示していない）は８ビツトＡＮＤ演 算を実行するエラー位Ｍ復号回路３２によって復号される。ＥＣＣが動作してお りエラーが検出された場合、第２の高速マルチプレクサ３３が倍ワードのオペラ ンド中の不正ビットを反転する。読み込み動作中にオペランド上のエラー訂正を 実行するための正常なシーケンスでは、フォーマット復号動作、フォーマット動 作自体、およびレジスタファイルへの読み込み動作以前にエラー訂正が実行され る必要がある。正常なイベントのシーケンスを改変することによって、フォーマ ット復号およびフォーマット動作に続いてエラー訂正が実施され、これによって ＥＣＣ状態ビットの生成がフォーマット動作と平行して実施できるようになる。

ＥＣＣが動作している場合、すべての外部メモリー保存動作が６４ビット幅とな るように、あらゆるバイト、ハーフワード、ワード保存動作はプロセッサ内部の ６４ビツト量子内に縮約される必要がある。フォーマットされ訂正されたデータ は低位状態の単相主クロックＣＬＫの入力をサンプリングし次のクロックサイク ルの高位状態の間入力データを保持するラッチ回路３４を経由して通る。

図４を参照すると、図３に図示した第２の高速マルチプレクサ３３は３状態イン バータ４１および単独のインバータ４２よりなる。

ここで図５のレジスタファイルコアセル論理回路図を参照すると、レジスタファ イルアレイ内のセルはフィードバック型ラッチ回路の変形であり、多重３状態イ ンバータ５１をデータ書き込み経路に有し、多重３状態インバータ５２をデータ 読み込み経路中に有する特徴を有している。３状態インバータ５３は各アレイセ ル内のフィードバックを提供する。フィードバックインバータ５３は各書き込み 動作中３状態になるから、回路速度を向上させ、同時読み込み書き出し動作を単 一装置サイクル中に同一セルに対して実行しうることになる。多重入力源ＷＰＩ およびＷＦ２は各レジスタファイルセルを経由しているので、フィードバック３ 状態インバータ５３は入力源がデータをそのセルに書き込もうとする際はいつで も動作を停止する必要がある。

図６を参照すると、３状態インバータ構成ブロツク６１が示しである。３状態イ ンバータ構成ブロツク６１は図５に図示したレジスタファイルセル用の構成ブロ ックとして使用される。図５に示した３状態インバータ５１．５２．５３は３状 態インバータ構成ブロツク６１と機能的に等価である。

図７を参照すると、３状態インバータ構成ブロツク６１は直列のＰチャネルＭＯ ３ＦＥＴの対Ｑ１およびＱ２を直列のＮチャネルＭＯ５ＦＥＴの対Ｑ３およびＱ ４と接続することによって構成されている。

図８の書き込み復号セル論理回路図を参照すると、第１の書き込みボートｗｐｔ 内の各セルについての書き込み復号は６人力ＡＮＤブロック８１によって実行さ れ、また第２の書き込みポートＷＰ２内の各セルについての書き込みアドレス復 号はイネーブルバー制御信号ＤＬＡＴＩとの関連で６人力ＡＮＤブロック８２に よって実行される。ＡＮＤブロック８１またはＡＮＤブロック８２のいずれかが 書き込み動作を特定セルに対して出力する場合、フィードバッククロック信号Ｗ ＣＬＫおよびこれの補数ＷＣＬＫＢが生成される。

すべてのクロックタイミング信号（ＷＣＬＫ、ＷＣＬＫｌ、ＷＣＬＫ２およびこ れらの補数）は主クロツク信号ＣＬＫによってゲートされる。さらに、イネーブ ルおよびイネーブルバー信号を停止させるイネーブル転送ゲート８３は補完され たおよび補完されていないクロック経路における遅延を等しくするため各クロッ ク補完信号経路内に挿入される。

図９のタイミンググラフ図を参照すると、タイミングのシーケンスは書き込みボ ート１への書き込みとそれに続く書き込みボート２への書き込みが図示されてい る。本図のタイミング信号は図５１５よび図８の同名の信号に対応するものであ る。レジスタファイル書き込みクロック信号の対称性を維持するため、書き込み アドレス復号動作はクロックサイクルの高位側（第１相）の間に実行され、クロ ックが低位側になるときクロックによってゲートされる。書込動作中の高度なり ロック歪みへの耐久性を提供するため、データを次のクロックサイクルの前半で 有効になるようにデータを保持しつつ、書き込み動作は正のクロック端で終了す る。さらに書き込みボートへの入力データは次のクロックサイクルの前半まで保 持される。

図１０の分離バッファアレイセルを参照すると、このセルは図７に図示した３状 態インバータと機能的に同一（７）　３　ツｔｆ）　３状態インバータ１０１． １０２．１゜３から構成されている。図１から、読み込みボートＲ０１８よびＲ Ｄ２はレジスタファイルのそこを取り出し、読み込みボートＲＤ３はレジスタフ ァイルの最上部を取り出すので、分離バッファセルを構成する３状態インバータ はこれにしたがって方向付けされる。信号ＲＢＩＥＮ、ＲＢ２ＥＮ、ＲＢ３ＥＮ およびこれらの補数は図１の分離読み込み復号回路Ｉ　５ＤＥＣＯ１ＩＳＤＥＣ ＩおよびＩ　５ＤＥＣ２によって生成される分離バッファアレイイネーブル信号 である。

図１１を参照すると、レジスタファイルコアアレイ内の単−桁の論理が図示して あり、どのように分離バッファ１１１から１１３を用いてレジスタファイルの４ つのセクションを分割するかが示されている。読み込みアクセス時間を減少させ るために、データがアクセスされる際、分離バッファを読み込みビット線１１４ から１１７の分離と緩衝の両方に用いている。この方法では、各レジスタファイ ルセル３状態出力装置は隣接する７つのセルの３状態出力キヤパシタンス、上位 側３状態分離バッファの出力キャパシタンス、および低位側３状態分離バッファ の入力キャパシタンスのみが見えることになる。

図１２を参照すると、出力マルチプレクサ１２１は各読み込みボート（ＲＤＩお よびＲＤ２）の各桁に付随している。各マルチプレクサはレジスタファイル内の ワード供給源の位置にしたがってデータビットまたはこれの補数を選択するため に使用する。

図１３を参照すると、出力マルチプレクサ１３１は第３の読み込みボートＲＤ３ の各桁にも付随している。

各マルチプレクサはレジスタファイル内のワード供給源の位置にしたがってデー タビットまたはこれの補数を選択するために使用する。

本発明の好適実施例の−だけをここでは詳述したが、請求の範囲に示した本発明 の精神ならびに趣旨から外れることなくこれに変更が加えうることは当業者には 明らかであろう。

［ＣＣ爪８ 特表平５−５０３３９０　（６） Ｓ ！ ワードおよび倍ワードでアドレス可能なメモリーレジスタファイルのアレイはフ ィードバック型ラッチ回路の変種のメモリーセルを有し、データ人力用に少なく とも２つの３状態インバータ経路（ＷＰｌｇよびＷＰ２）とデータ出力用に少な くとも２つの３状態インバータ経路（ＲＰＩ、ＲＰ２、ＲＰ３）を有する。３状 態インバータ（５３）は各アレイセル内のフィードバックを提供する。このフィ ードバックインバータは各書き込み動作中３状態になり、それによって回路速度 を向上させ、また同時書き込み読み出し動作を単一機械サイクル中に同一セルに 対して実行することができる。エラー訂正はエラー訂正符号（ＦＣＣ）状態ビッ トの生成がフォーマットと平行して行ないつるようにフォーマット復号およびフ ォーマット動作中に実行される。クロック動作の改良はレジスタファイルクロッ ク信号の対称性を維持し、高いクロック歪みへの耐久性を提供するものである。

３状態分離バッファ（４，５，６，７，８，９）は読み込みアクセス時間を減少 させるために用いられる。

国際調査報告

Claims (6)

【特許請求の範囲】
1. １．メモリーセルよりなり、それぞれが少なくとも２つのデータ入力３状態イン バータ経路（ＷＰ１およびＷＰ２）と、少なくとも２つのデータ出力３状態イン バータ経路（ＲＰ１、ＲＰ２、ＲＰ３）と、関連するセルの単一の入力経路を経 由して書込動作を行なおうとする場合はいつも３状態になるフィードバック３状 態インバータ（５３）を有することを特徴とする高速レジスタファイルの改良。
2. ２．上記セルはワードおよび倍ワード形式でアドレスしうるアレイ（３）として 構成されることを特徴とする請求の範囲第１項に記載のレジスタファイル。
3. ３．フォーマット復号およびマルチプレクサ動作が状態ビットの生成と合わせて 平行して取り扱われ、ビット訂正動作がこれに続けて実行されることを特徴とす る請求の範囲第２項に記載のレジスタファイル。
4. ４．レジスタファイル書き込みクロック信号ならびにこれの補数の対称性を維持 するために、主クロック信号（ＣＬＫ）が高位の場合にアドレス復号動作が起動 され、主クロック信号（ＣＬＫ）が低位の場合に書き込み動作が起動されること を特徴とする請求の範囲第３項に記載のレジスタファイル。
5. ５．クロックの歪みに対する耐久性が、ａ）フォーマットされまた訂正された入 力データを単相主クロック信号（ＣＬＫ）の低位状態にあるデータをサンプリン グするラッチ回路（２２または３４）を有するフォーマット装置を介して通過さ せることと、ｂ）次のクロックサイクルの高位状態まで入力データを保持するこ とと、 ｃ）書き込みボート（ＷＰ１またはＷＰ２）へのデータ入力を上記次のクロック サイクルの前半の間も有効なように保持しつつ、前記クロック信号の正の端で書 き込み動作を終了することによって達成されることを特徴とする請求の範囲第４ 項に記載のレジスタファイル。
6. ６．読み込みアクセス時間を減少させるために、３状態分離バッファをデータが アクセスされる時にビット線の分離並びに緩衝の両方に用いることを特徴とする 請求の範囲第５項に記載のレジスタファイル。