RU1837364C - Оперативное запоминающее устройство с коррекцией ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в запоминающих устройствах. Цель изобретени  - расширение области применени  устройства за счет селекции ошибок и запоминание адреса отказавшей  чейки. Оперативное запоминающее устройство с коррекцией ошибок содержит первый и второй накопители с первого по п тый регистры , с первого по четвертый блоки свертки по модулю два, с первой по третью группы элементов И, первый и второй элементы неравнозначности и блок управлени . 3 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к запоминающим стройствам, предназначенным дл  исполь- овани  в системе контрол  и управлени  и .д.

Цель изобретени  - расширение функциональных возможностей устройства путем елекции ошибок, выделение отказавших чеек и запоминани  их адресов.

На фиг.1 представлена схема предлага:мого устройства. Устройство содержит

первый коммутатор 5, первый 6 и второй 7

свертки по модулю два, первый 8 и

торой 9 накопители, с первого по п тый

0-14 регистры, первый 15 и второй 16 элеиенты неравнозначности, третий 17 и четертый 18 блоки свертки по модулю два,

ервую 19 и вторую 20 группу сумматоров

ю модулю два, второй 21 коммутатор, блок

,12 управлени , первую 23i, вторую 232.и

ретью23з группы элементов И.

Схема включает также информационные 1, управл ющие 2i, 1г входы , информационные выходы 3 устройства и адресные входы 4 второго накопител . Также вход т в схему первый управл ющий вход 24, со второго по п тый 29-32 управл ющие входы первого коммутатора, информационные входы с первого по четвертый 37-40 блока управлени , управл ющие выходы с первого по седьмой 32-36 блока управлени , первые 60 и вторые 61 входы элементов И первой группы, первые 62 и вторые 6 входы элементов И второй группы, первые 64 и вторые 65 входы первой группы сумматоров по модулю 2, первые 66 и вторые 67 входы второй группы сумматоров по модулю 2, первые 68 и вторые 69 входы третьей группы элементов И.

На фиг.2.3 представлены функциональные схемы блока управлени  и первого коммутатора . Коммутатор 5 (фиг.З) содержит элементы И 41-43 и элементы ИЛИ 44. Блок управлени  2 (фиг.2) содержит элементы ИЛИ 45-48, элемент НЕ 49, элементы И 50- 53, элементы задержки 54-58, элемент ИЛИ 59.

ЧиГ

Ј

00 л vj Сл) О

Устройство работает следующим образом .

В начальном состо нии с первого по п тый регистры 10-14 обнулены. Запи- сыв.информаци  одновременно с подачей сигнала Запись на вход 2г подаетс  на информационный вход 1, коммутатора 5 в виде n-го разр дного слова. Адрес информации , записываемой в первый 8 накопитель, поступает в адресную систему второго 9 накопител  и записываетс  в п том регистре 14, На выходе коммутатора 5 записываемое слово раздел етс  на два полуслова, состо ние из п/2 разр дов каждое и обозначаетс  соответственно А и В. Каждое из полуслов А и В поступают в первый накопитель 8, условно разбитый на две части, и в первый 6 и второй 7 блоки свертки по модулю два, где производитс  анализ полуслов на четкость. При записи происходит занесение в первый накопитель 8 слова и записываютс  контрольные биты. Считывание происходит по сигналу Считывание, подаваемому на вход 22 блока управлени  22. При этом блоком управлени  22 вырабатываютс  сигналы на выходах 33, 34. В результате каждое из полуслов поступает в регистр с первого по четвертый 10-13. С помощью третьего и четвертого 17 18 блоков свертки по модулю 2 производитс  контроль считанных полуслов. При невыполнении контрольного соотношени  на выходе соответствующего из блоков 17 или 18 присутствует код 1. Если же контрольное соотношение выполн етс , то на выходах блоков 17 и 18 код О. На выходе элемента ИЛИ 45 так же код О, который закрывает элементы И 51. Одновременно на выход элемента И 50 поступает код 1, который через элементы ИЛИ 48 передаетс  на выход 36 блока управлени  22. На входы элементов И 23i, 232 с выходов третьего и четвертого 17, 18 блоков свертки по модулю 2 поступает код О. Поэтому при наличии единичного сигнала на выходе 36 блока 22 управлени  через второй 21 коммутатор содержимое третьего и четвертого 12 и 13 регистров передаетс  на информационный выход 3 устройства без изменени .

Если при считывании зафиксирована ошибка, то на выходе хот  бы одного из третьего и четвертого 17, 18 блоков свертки по модулю 2 формируетс  код 1. Это приводит к по влению кода 1 на выходе элемента ИЛИ 45, под действием которого блокируетс  выдача единичного сигнала на выход 36 блока управлени  22. Элемент И 51 открыт и на 31 выдаетс  единичный сигнал . Пусть ошибка зафиксирована в полуслове А, которое считано на первый регистр

10, тогда под действием сигналов на выходе 31 и входе 24 через коммутатор 5 в первый накопитель записываетс  обратный код числа А, Так как на выходе четвертого блока

5 свертки по модулю 2(18) код О, то обратный код полуслова В через первый коммутатор 5 не проходит: в  чейке первого накопител  остаетс  полуслово В. Под действием сигнала 33 производитс  считыва0 кие инверсного полуслова А и пр мого полуслова В на третий и четвертый 12, 13 регистры. В результате считывани  пр мого и обратного полуслова А в третьем регистре 12 на инверсных выходах код 1 будет в том

5 разр де, который отказал. Этот код через соответствующий из элементов И 23т поступает на вход первой группы сумматоров по модулю 2(19) и инвертирует искаженный разр д полуслова А. Если имеетс  только

0 один отказавший разр д, то на выходе элемента неравнозначности 15 код 1. Этот код поступает на вход 38 блока управлени  22. На выходе элемента ИЛИ 59 код 1, поэтому на выходе 36 в этом случае форми5 руетс  единичный управл ющий сигнал, по которому через второй коммутатор 21 на информационный выход 3 устройства выдаетс  исправленна  информаци .

Одновременно производитс  запись

0 пр мого кода полуслова А через коммутатор 5 в первый накопитель 8 по сигналу 30 блока управлени  22. Аналогично производитс  исправление ошибки в полуслове В или в двух полусловах А и В одновременно. Еди5 ничный сигнал с выхода элемента И 53 подаетс  на элемент И 46 и формирует код 1 на выходе 34 блока управлени  22. Если обнаружена вновь ошибка, то на выходе третьего и четвертого 17, 18 блоков свертки

0 по модулю 2 формируетс  код 1. Так как сигнал 22 отсутствует, то элементы И 50 и 51 закрыты. Код 1 с выхода элемента И 45 поступает на элемент И 52 и формирует единичный сигнал на выходе 35 блока управле5 ни  22. Этот сигнал поступает на группу элементов И 23i и пропускает содержимое п того регистра 14 на входы второго накопител  9.

Если же ошибка в третьем и четвертом

0 17, 10 блоках свертки по модулю 2 не будет вновь обнаружена(на выходах блоков 17,18 код О), то на выходе элемента ИЛИ 45 будет отсутствовать единичный сигнал, элемент И 52 будет закрыт. Таким образом,

5 предложенное устройство с отличии от известного имеет возможность обнаружить отказ и записывать адрес отказавшей  чейки пам ти во второй накопитель. При необходимости данные об отказе вывод тс 

оператору (на индикацию) дл  устранени 

неисправности. Сбойные ошибки корректируютс  в цикле работы устройства.

Claims (1)

1. Формула изобретени  Оперативное запоминающее устройст- ю с коррекцией ошибок, содержащее перши накопитель, с первого по четвертый эегистры, с первого по четвертый блоки свертки по модулю, два первый и второй соммутаторы, первую и вторую группы эле- иентов И, блок управлени , первый и вто- эой элементы неравнозначности первую и зтору ю группы сумматоров по модулю два, тричем информационные входы первой группы первого коммутатора  вл ютс  информационными и адресными входами устройства , управл ющими входами которого  вл ютс  первый и второй входы блока управлени , первый, второй и третий выходы которого соединены соответственно с первым , вторым и третьим управл ющими входами первого коммутатора, информационные входы второй группы которого подключены к соответствующим инверсным выходам первого регистра, информационные входы которого и информационные входы третьего регистра соответственно объединены и подключены к выходам первой группы первого накопител , входы первой группы которого и входы первого блока свертки по модулю два соответственно объединены и подключены к выходам первой группы первого коммутатора, информационные входы третьей группы которого соединены с соответствующими инверсными выходами второго регистра, информационные входы которого и информационные входы четвертого регистра соответственно объединены и подключены к выходам второй группы первого накопител , первый и второй входы которого соответственно подключены к выходам первого и второго блоков свертки по модулю два, входы второй группы первого накопител  и входы второго блока свертки по модулю два соответственно объединены и подключены к выходам второй группы первого коммутатора, информационные входы четвертой группы которого, входы третьего блока свертки по модулю два и первые входы сумматоров по модулю два первой группы соответственно объединены и подключены к пр мым выходам первого регистра, управл ющий вход которого и управл ющий вход второго

   регистра объединены и подключены к четвертому выходу блока управлени , п тый выход которого соединен с управл ющий входом второго коммутатора, выходы которого  вл ютс  информационными выходами устройства, информационные входы п той группы первого коммутатора входы четвертого блока свертки по модулю два и первые входы сумматоров по модулю два

   второй группы соответственно объединены и подключены к пр мым выходам второго регистра, входы первого элемента неравнозначности и первые входы элементов И первой группы соответственно объединены

   и подключены к инверсным выходам третьего регистра, управл ющий вход которого и управл ющий вход четвертого регистра объединены и подключены к шестому выходу блока управлени , третий вход которого соединен с выходом второго элемента неравнозначности , входы которого и первые входы элементов И второй группы соответственно объединены и подключены к инверсным выходам четвертого регистра, выход

   . первого элемента неравнозначности соединен с четвертым входом блока управлени , п тый вход которого, второй вход элементов И второй группы и четвертый управл ющий вход первого коммутатора объединены и

   подключены к выходу четвертого блока свертки по модулю два, шестой вход блока управлени , второй вход элементов И первой группы и п тый управл ющий вход первого коммутатора объединены и

   подключены к выходу третьего блока свертки по модулю два, информационные вход первой и второй групп второго коммутатора подключены соответственно к выходам сумматоров rib модулю два первой и второй

   групп, вторые входы которых соединены соответственно с выходами элементов И первой и второй групп, отличающеес  тем, что, с целью расширени  области применени  устройства за счет селекции ошибок и

   запоминани  адреса отказавшей  чейки, в него введены п тый регистр, треть  группа элементов И и второй накопитель, причем адресные входы устройства соединены с входами п того регистра, выходы которого

   подключены к первым входам элементов И третьей группы, выходы которых соединены с входами второго накопител , вторые входы элементов И соединены с седьмым выходом блока управлени .

   J3

   Фиг.1

   Ш 25 26 7

   15 IS 1 2928 27 7

   28 27 /