SU1105944A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

ЗАПОМИНАМЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее блок пам ти, входы которого  вл ютс  информационными входами устройства, блок контрол , входы которого соединены с выx) блока пам ти, а выход  вл етс  первым контрольным выходом устройства, выходы блока пам ти  вл ютс  информационными выходами устройства, отличающеес  тем, что, с целью упрощени  устройства , в него введены первый и второй коммутаторы, блок.управлени , дополнительный блок пам ти и сумматор по модулю два, причем информационные входы первого и второго коммутаторов подключены соответственно к входам и выходам блока пам ти, вход блока управлени   вл етс  управл ющим входом устройства, а выход подключен к управл ющим входам коммутаторов, выход первого коммутатора подключен к входу дополнительного блока пам ти, (Л выход которого соединен с первьм входом сумматора по модулю два, второй вход которого подключен к выходу второго коммутатора, выход сумматора по модулю два  вл етс  вторым контрольным выходом устройства. ел со 4 д;

Description

11 Изобретение относитс  к запоминающим- устройствам, в частности к запоминающим устройствам со встроенными аппаратными средствами контрол  и отладки, и может быть использовано в качестве оперативной пам ти ЭВМ Известно оперативное запоминающее устройство с самоконтролем, содержащее блок пам ти, счетчик, регистр , схему сравнени , элемент ИЛИ, блок управлени , дешифратор, блок вентилей, мультиплексоры, блоки {индикации и. Однако это устрЪйство ориентирова но на использование -определенных тес товьгх последовательностей и не позвол ет локализовать неисправности по ошибкам, возникающим на произвольных псевдослучайных последовательност х . Это обсто тельство усложн ет отдадку пам ти. Известно запоминающее устройство с самоконтролем, содержащее блоки пам ти, выходы которых подключены к первым входам соответствующих блоков контрол , блок формировани  сигнала отказа, выходные и управл ющие шины, блок задержки строба считывани  и бло ки поразр дного сравнени , входы которых подключены соответственно к выхоДам блоков пам ти, блоков контрол  и блока задержки строба считывани , а выходы к выходным шинам и одним из входов блока формировани  сигнала отказа, другие входы которого соединены с вьгходами блоков контрол , выходы блока формировани  сигнала отказа подключены соответственно к вторы входам блоков контрол  и одному из входов блока задержки строба считывани , другой вход которого соединен с управл ющей шиной 3. Недостатком устройства  вл етс  его сложность. Цель изобретени  - упрощение устройства , Указанна  цель достигаетс  тем, что в запоминающее устройство с самоконтролем , содержащее блок пам ти, входы которого  вл ютс  информационными входами устройства, блок контрол , входы которого соединены с выходами блока пам ти, а выход  вл етс  первым контрольным выходом устройства , выходы блока пам ти  вл ютс  информационными выходами -устройства, введены первый и второй коммутаторы, блок управлени , дополнительный 4 блок пам ти и сумматор по модулю два, причем информационные входы первого и второго коммутаторов подключены соответственно к входам и выходам блока пам ти, вход блока управлени   вл етс  управл ющим входом устройства, а выход подключен к управл ющим входам коммутаторов, выход первого коммутатора подключен к входу дополнительного блока пам -. ти, выход которого соединен с первым входом сумматора по модулю два, второй вход которого подключен к выходу второго коммутатора, выход сумматора по модулю два  вл етс  вторым контрольньм выходом устройства. На чертеже представлена структурна  схема устройства. Устройство содержит блок пам ти 1, блок контрол  2, первый и второй коммутаторы 3 и 4, блок управлени  5, дополнительный блок пам ти 6 и сумматор 7 по модулю два. Устройство работает следующим образом. В блок пам ти записываетс  псевдослучайна  последовательность слов, включающа  как информационные разр ды , так и соответствующие им, вычисленные ранее, контрольные разр ды, например по модулю 3. Считываема  из блока пам ти 1 информаци , поступает на выходы устройства, а также на входы блока контрол  2, сопоставл ющего информационную и контрольную часть слов и вырабатывающего сигнал контрол  X. ( г 1 при наличии ошибки). В блоке управлени  5, реализованном, например, в виде тумблерных переключателей , имеющих два положени  1. и О, задаетс  двоичный код i . Этот код поступает на адресные входы первого и второго коммутаторов 3 и 4, выбирающих при этом сигналы с входа и выхода i-го разр да блока пам ти 1. С выхода первого коммутатора 3 сигнал заноситс  в одноразр дный дополнительный блок пам ти 6, устроенный подобно части блока пам ти 1, хран щей один разр д. С выхода второго коммутатора 4 и выхода дополнительного блока пам ти 6 сигналы поступают на входы сумматора 7 по модулю два, вырабатывающего сигнал проверки i-го разр да блока пам ти 1. Заданием различных кодов на адресые входы коммутаторов 3 и 4 опреде - . 1105 л ютс  значени  у дл  всех разр дов блока пам ти 1 (при многократном повторении псевдослучайной последовательности ). , . При этом, если , то неисправными разр дами блока пам ти 1  вл ютс  те, дл  которых у 1. Если Ж О, а у 1 хот  бы дл  одного раэр да блока пам ти 1, то неисправ944 ным  вл етс  дополнительный блок пам ти 6. Данное устройство позвол ет ло кализовать неисправности с исполь5 .зеванием дл  этой цели значительно меньшего объема пам ти, что оказываетс  важным в задачах обеспечени  эффективной локализации ёисправностёй при ограниченных затратах оборудовани .

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее блок памяти, входы которого являются информационными входами устройства, блок контроля, входы которого соединены с выходами блока памяти, а выход является первым контрольным выходом устройства, выходы блока памяти являются информационными выходами устройства, отличающееся тем, что, с целью упрощения устройства, в него введены первый и второй коммутаторы, блок управления, дополнительный блок памяти и сумматор по модулю два, причем информационные входы первого и второго коммутаторов подключены соответственно к входам и выходам блока памяти, вход блока управления является управляющим входом устройства, а выход подключен к управляющим входам коммутаторов, выход первого коммутатора подключен к входу дополнительного блока памяти, выход которого соединен с первьм входом сумматора по модулю два, второй вход которого подключен к выходу второго коммутатора, выход сумматора по модулю два является вторым контрольным выходом устройства.

   SU „..1105944