SU1277216A1 - Запоминающее устройство с самоконтролем - Google Patents
Запоминающее устройство с самоконтролем Download PDFInfo
- Publication number
- SU1277216A1 SU1277216A1 SU853896410A SU3896410A SU1277216A1 SU 1277216 A1 SU1277216 A1 SU 1277216A1 SU 853896410 A SU853896410 A SU 853896410A SU 3896410 A SU3896410 A SU 3896410A SU 1277216 A1 SU1277216 A1 SU 1277216A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- control
- inputs
- signals
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Изобретение относитс , к вычислительной технике, в частности к запоминающим устройствам со встроенными аппаратными средствами контрол и отладки, и может быть использовано в качестве оперативной пам ти ЭВМ. Цель изобретени - повышение быстродействи устройства за счет уменьшени времени локализации неисправности устройства. Устройство содержит блоки пам ти, блок контрол , коммутаторы , блок управлени , сумматор по модулю два, счетчик, блок индикации с иблок местного управлени . 1 з.п. (О ф-лы, 1 ил. СЛ
Description
Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам со встроенными аппаратными средствами контрол йотладки , и может быт1. использовано в j качестве оперативной пам ти ЭВМ. Цель изобретени - повьЕпение быст родействи устройства, На чертеже представлена структурна схема устройства. Устройство содержит первый блок 1 пам ти, блок 2 контрол , первый коммутатор 3, второй коммутатор 4, блок 5 управлени , второй блок 6 пам ти, сумматор 7 по модулю два, третий ком мутатор 8, блок 9 местного управлени , в который вход т первый триггер 10, второй триггер 11, имеющий выход 12 элемент И 13, третий триггер 14, четвертый трипер 15, информационные входы 16 устройства, управл ющий вход 17 устройства, вход режима 18 устройства,, вход 19 сброса устрой ства, первый спнхровход 20 устройства , второй синхро1 ход 21 устройства информационные входы 22 устройства, первьй контрольный выход 23 устройст ва, второй контрол1)Ный выход 24 устройства . Устройстве) также содержит счетчик 25 и блок 26 индикации. Устройство работает следу1.ж;им образом . В начальный момент времени на вход 19 сброса устройства поступает сигнал сброса, устанавливающий триггеры 11 и 15 в состо ние отсутстви ошибки. Б блок 1 пам ти записываетс псев дослучайна последовательность слов, включающа как информационные разр ды , так и соответствующие им вычисленные ранее контрольные разр ды, например, по модулю три. Считываема из блока 1 пам ти информаци поступает на информационные выходы 22 устройства, а также на входы блока 2 контрол , сопоставл ющего информационную и кон;7рольную часть сло и вырабатывающего сигнал контрол , поступающий на первый контрольный выход 23 устройства. В блоке 5 управ лени , реализованном, например, в ви де тумблерных переключателей, имеющих два положени О и 1, задаетс двоичный код К. Этот код поступает на вход коммутатора 8. С выхода коммутатора 8 код К поступает на адресные входы коммутаторов 3 и 4, выбирающих при этом сигналы с входа и
Claims (2)
- выхода к-го разр да блока 1 пам ти. С выхода коммутатора 3 сигнал заноситс в одноразр дный блок 6 пам ти, устроенный подобно части блока 1 пам ти , хран щей один разр д. С выхода коммутатора 4 и выхода блока 6 пам ти поступают на входы сумматора 7 по модулю два, вырабатьюакщего сигнал проверки К -го разр да блока 1 пам ти . Этот сигнал поступает на контрольный выход 24 устройства. Сигналы контрол и проверки с выходов блока 2 контрол и сумматора 7 по модулю два поступают также на одни из входов соответственно первого 10 и третьего 14 триггеров (например , выполненные в микросхеме 133 ТМ2). На другие входы этих триггеров поступают (через второй 21 синхровход устройства) синхросигналы, имеющие частоту, совпадающую с частотой пос туплени слов псевдослучайной последовательности на информационные входы 16 устройства. Запись сигналов контрол и проверки в первый 10 и третий 14 триггеры происходит по завершению переходных процессов переключени в блоке 2 контрол и сумматоре 7 по модулю два. С выходов первого 10 и третьего 14 триггеров сигналы контрол и проверки поступают на установочные входы соответственно второго 11 и четвертого 15 триггеров. Второй 11 и четвертый 15 триггеры вапоми1шют значени этих сигналов при обнаружении ошибки на первом 23 и втором 24 контрольных выходах устройства и по/|;ают их, а также код К с выхода кoм ryтaтopa 8 на вход 26 индикации . Блок индикации высвечивает состо ни сигналов контрел и проверки к-го разр да блока 1 пам ти, а также код К при единичном значении сигнала контрол (сигналы контрол и проверки имеют единичное значение при наличии ошибки). Задание кода К посредством блока 5 (в соответствуюш,ем режиме) позвол ет определить значени сигнала проверки дл всех интересующих пользовател разр дов К блока 1 пам ти (при многократном повторении псевдо случайной последовательности), проанализировать вид сигналов проверки и контрол , подключа осциллограф к второму 24 и первому 23 контрольным выходам устройства, увидеть наличие ошибки,, регистрируемой этими сигналаьш, а также код К на блоке 26 индикации. В другом (автоматическом) режиме задани кода К этот код поступает на выход коммутатора 8 с выхода счетчика 25. Переход к автоматическому режиму происходит инвертированием сигнала , поступающего на управл ющий вход коммутатора 8 через вход 18 режима устройства. На первый синхровход 20 устройства подаютс сигналы, имеющие частоту совпадающую с частотой поступлени псевдослучайной последовательности на информационные входы 16 устройств Эти сигналы подаютс на счетный вход счетчика 25 через элемент И 13, который пропускает или блокирует их соответственно при нулевом или единичном значени х сигнала проверки, поступающего на вход элемента И 13 с инверсного выхода триггера 15. Измен ющеес под действием этих сигналов состо ние счетчика 25 транслируетс в качестве кода К через коммутатор 8 на управл ющие входы коммутаторов 3 и 4, обеспечивающих последовательную проверку разр дов блока 1 пам ти на сумматоре 7 по модулю два. При анализе неисправного разр да блока 1 пам ти сигнал провер ки принимает единичное значение, бло кирующее поступление сигналов на вхо счетчика 25. Состо ние счетчика 25 фиксируетс и блок 26 индикации выевечивает номер к-го неисправного раз р да блока 1 пам ти, а также значени единичных сигналов контрол и проверки. Нулевой сигнал контрол и единичньй сигнал проверки на блоке 25 индикации указывают на неисправ.ность блока 6 пам ти. Формула изобретени 1. Запоминающее устройство с само контролем, содержащее первьш блок ртам ти, входы которого вл ютс информационными входами устройства, блок контрол , входы которого соединены с выходами первого блока пам ти , а выход вл етс первым контроль ным выходом устройства, первый и вто рой коммутаторы, блок индикации, блок управлени , второй блок пам ти и сумматор по модулю два, причем информационные входы первого и второго коммутаторов подключены соответственно к входам и выходам первого блока пам ти, вход блока управлени . вл етс управл кщим входом устройства , выход первого коммутатора -подключен к входу второго блока пам ти, выход которого соединен с первым входом сумматора по модулю два, второй вход которого подключен к выходу второго коммутатора, выход сумматора по модулю два вл етс вторым контрольным выходом устройства, выходы блока пам ти вл ютс информационными выходами устройства, отличающеес тем, что, с целью повыщени быстродействи устройства, в него введены третий коммутатор, счетчик и блок местного управлени , причем первый информационный вход третьего коммутатора соединен с выходом блока управлени , второй информационный вход подключен к выходу счетчика, управл ющий вход вл етс входом режима устройства, а выход соединен с управл ющими входами первого и второго коммутаторов и одним из входов блока индикации, выходы блока контрол и сумматора по модулю два соединены с одними из входов блока местного управлени , другие входы которого вл ютс соответственно входом сброса и первым и вторым синхровходами устройства, а выходы блока местного управлени подключены соответственно к входу счетчика и.другим входам блока индикации.
- 2. Устройство по п. 1, о т л ичающеес тем, что блок местного управлени содержит триггеры и элемент И, причем выход первого триггера подключен к первому входу второго триггера, выход третьего триггера соединен с первым входом четвертого триггера, выход которого подключен к первому входу элемента И, выход которого и выходы второго и четвертого триггеров вл ютс выходами блока, входами которого вл ютс первый вход первого триггера, первый вход второго триггера, вторые входы первого и третьего триггеров, вторые входы второго и четвертого триггеров и второй вход элемента И.17 18filiг/t2B
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853896410A SU1277216A1 (ru) | 1985-05-16 | 1985-05-16 | Запоминающее устройство с самоконтролем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853896410A SU1277216A1 (ru) | 1985-05-16 | 1985-05-16 | Запоминающее устройство с самоконтролем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1277216A1 true SU1277216A1 (ru) | 1986-12-15 |
Family
ID=21177583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853896410A SU1277216A1 (ru) | 1985-05-16 | 1985-05-16 | Запоминающее устройство с самоконтролем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1277216A1 (ru) |
-
1985
- 1985-05-16 SU SU853896410A patent/SU1277216A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское сЬидетельство СССР № 696545, кл. G 11 С 29/00, 1977, Авторское свидетельство СССР № 1105944, кл. G 11 С 29/00, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1277216A1 (ru) | Запоминающее устройство с самоконтролем | |
KR100208234B1 (ko) | 전전자 교환기의 기능 시험 방법 | |
SU1105944A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU1264185A1 (ru) | Устройство дл имитации сбоев | |
SU842821A1 (ru) | Устройство дл контрол логическихблОКОВ | |
SU1679487A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1166120A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1585833A1 (ru) | Устройство дл контрол синхронизма воспроизведенных сигналов | |
SU1283859A1 (ru) | Устройство дл контрол блоков пам ти | |
SU1499451A1 (ru) | Цифрова лини задержки | |
JPH0297115A (ja) | タイマテスト方式 | |
SU1472952A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1030854A1 (ru) | Устройство дл контрол многоразр дных блоков пам ти | |
SU1742753A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1483456A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1714604A1 (ru) | Устройство дл контрол двоичных последовательностей | |
SU1196875A1 (ru) | Устройство дл функционального контрол цифровых блоков | |
SU1101887A1 (ru) | Устройство дл контрол ошибок канала магнитной записи-воспроизведени | |
SU1115108A1 (ru) | Запоминающее устройство с блокировкой неисправных чеек | |
SU1702376A1 (ru) | Устройство дл передачи данных с самотестированием | |
SU1509902A2 (ru) | Устройство дл обнаружени ошибок при передаче кодов | |
SU441532A1 (ru) | Устройство дл обнаружени неисправностей в логических схемах | |
SU1550588A2 (ru) | Устройство дл контрол посто нной пам ти |