SU1585833A1 - Устройство дл контрол синхронизма воспроизведенных сигналов - Google Patents

Abstract

Изобретение относитс  к технике магнитной записи и может быть использовано в средствах контрол  аппаратуры магнитной записи дл  контрол  сбоев тактовой синхронизации при воспроизведении цифровой информации. Цель изобретени  - расширение диапазона контрол  величины сдвига тактовой синхронизации при упрощении устройства - достигаетс  путем обеспечени  использовани  дл  определени  в широком диапазоне величины сдвига синхронизации только одной анализирующей схемы фиксировани  величины сдвига, состо щей из сумматора 15, детектора 16 отсутстви  ошибок и триггера 17. После ввода устройства в синхронизм с воспроизводимым сигналом регистр 6 и сумматор 4 продолжают сами формировать контрольную псевдослучайную последовательность, синхронную с входной. Сбой синхросигнала приводит к по влению на выходе сумматора 3 псевдослучайной последовательности ошибок, на что реагирует детектор 8 и переключает триггер 10. Выходные сигналы триггера 10 открывают элементы И 14, 18 и снимают блокировку с делител  11, счетчика 12 и триггера 17. Дл  определени  величины данного сдвига мультиплексор 13 начинает поочередно подключать вход схемы фиксировани  величины сдвига к выходам регистра 2. При поступлении на выход элемента И 14 псевдослучайной последовательности, поэлементно синхронной с контрольной, на выходе сумматора 15 перестает формироватьс  сигнал ошибок, на что реагирует детектор 16 и переключает триггер 17. Выходной сигнал триггера 17 останавливает счетчик 12 и записывает в регистр 20 номер данного выхода регистра 2, указывающий на величину сдвига и характер сбо  - выпадение или ложные синхроимпульсы, а также проходит через элемент И 18 на управл ющий вход коммутатора 5 дл  включени  режима повторного ввода устройства в синхронизм с воспроизводимым сигналом.

Description

Изобретение относитс  к приборостроению , а именно к технике магнитной записи , и может быть использовано в контрольно-измерительной аппаратуре и встроенных средствах контрол  дл  контро- л  сбоев тактовой синхронизации при воспроизведении цифровой информации.

Цель изобретени  - расширение диапазона контрол  величины сдвига тактовой синхронизации.

На чертеже изображена функциональна  схема устройства (вариант дл  диапазона контрол  сдвигов синхронизации до ± 4. такта).

Устройство дл  контрол  сдвига (сбо ) синхронизации (проскальзывани ) содержит входную шину 1 псевдослучайного сигнала воспроизведени , первый регистр 2 сдвига, первый 3 и второй 4 сумматоры по модулю два, электронный коммутатор 5, второй регистр б сдвига, входную шину 7 тактового синхросигнала воспроизведени , детектор 8 псевдослучайной последовательности ошибок, первый детектор 9 отсутстви  ошибок, первый триггер 10, делитель 11 частоты, двоичный счетчик 12, мультиплексор 13, первый элемент И 14, третий сумматор 15 по мо,цулю два, второй детектор 16 отсутстви  ошибок, второй триггер 17, второй элемент И 18. дешифратор 19, регистр 20 пам ти, блок 21 индикаторов, выходную шину 22 сигнала рассогласовани  и шину 23 начальной установки.

Шина 1 соединена с информационным входом 9-разр дного регистра 2 сдвига, вы- ход п того разр да которого соединен с первым входом сумматора 3 и с первым сигнальным входом коммутатора 5, выход

которого соединен с информационным входом регистра 6 сдвига, выходы двух разр дов которого, в частности, выходы 9-го и 11-го разр дов соединены с входами сумматора 4, выход которого соединен с первым входом сумматора 15, с вторым сигнальным входом коммутатора 5 и с вторым входом сумматора 3, выход которого соединен с информационными входами детектора 8 псевдослучайной последовательности ошибок и детектора 9 отсутстви  ошибок, выходы которых соединены с входами триггера 10. Шина 7 соединена с тактовыми входами регистров 2 и 6 сдвига, детектора 8 псевдослучайной последовательности ошибок, детекторов 9 и 16 отсутстви  о.шибок и с сигнальным входом делител  11 частоты, выход которого соединен со счетным входом двоичного счетчика 12. Пр мой выход триггера 10 соединен с выходной шиной 22, с вторым входом элемента И 14 и с первым входом элемента И 18, выход которого соединен с управл ющим входом коммутатора 5. Выходы разр дов двоичного счетчика 12 соединены с входами дешифратора 19 и с управл ющими входами мультиплексора 13, информационные входы которого подключены соответственно к выходам остальных восьми разр дов регистра 2 сдвига. Выход мультиплексора 13 соединен с первым входом элемента И 14, выход которого соединен с вторым входом сумматора 15, выход которого соединен с информационным входом детектора 16 отсутстви  ошибок , выход которого соединен с вторым входом триггера 17. Инверсный выход триггера 10 соединен с устзнопочными в нулевое состо ние входами делител  11 частоты

и двоичного счетчика 12 и с первым входом триггера 17, выход которого соединен с BW рым входом элемента И 18, с входом остановки счета двоичного счетчика 12 м с входом управлени  параллельным вводом информации регистра 20 пам ти, информационные входы которого подключены к выходам дешифратора 19, а выходы соединены с входами блока 21 индикаторов.

Регистр 2 сдвига - 9-разр дный

Электронный коммутатор 5 собран на основе логической схемы 2 И-2 ИЛИ, первые входы элементов И которой  вл ютс  сигнальными входами коммутатора/ При этом второй оход одного элемента И соединен с управл ющим входом коммутатора непосредственно, а второй вход другого элемента И - через инвертор.

Регистр 6 сдвига, в частности, - 11-разр дный и соответствует при этом разр дности кодообразующего регистра, тестовой псевдослучайной последовательности, поступающей на вход устройства.

Конкретное исполнение детектора 8 псевдослучайной последовательности и детекторов 9 и 16 отсутстви  ошибок известно .

Блок 21 индикаторов состоит из восьми светодиодов.

. Устройство работает следующим образом .

На входные шины 1 и 7 подаютс  соответственно воспроизведенный цифровой сигнал и сопровождающий его тактовый синхросигнал с выходов контролируемого аппарата (или канала) цифровой магнитной записи - воспроиэведени .

Воспроизведенным сигналом  вл етс  тестова  псевдослучайна  последовательность символов, формирование которой перед записью производитс  известным образом с помощью, в частности. 11-разр дного регистра сдвига с отводами от 9-го и 11-го разр дов дл  организации логической обратной св зи через сумматор по мо- дулю два. В соответствии с этим в устройстве использованы регистр 6 и сум- матор 4.

В первоначальный момент работы устройства синхронизма между поступающим по шине 1 и далее с выхода 5-го разр да регистра 2 сдвига входным цифровым сигналом и контрольным цифровым сигналом, формируемым регистром 6 сдвига и суммаором 4 (когда его выход замкнут с инфорационным входом регистра 6 через оммутатор 5), может не быть.

При отсутствии синхронизма, на входы умматора 3 поступают сигналы двух одинаовых псевдослучайных последовательно

стей, но сдвинутыедруг относительно друга. Согласно одному из свойств псевдослучайных последовательностей, на выходе сумматора 3 при этом будет формироватьс  также 5 псевдослучайна  последовательность (ошибок), период которой и закон кодооб- разовани  соответствуют входной псевдослучайной последовательности. На эту последовательность ошибок реагирует де- 10 тектор 8 псевдослучайной последовательности , на выходе которого при этом формируетс  сигнал в виде высокого уровн  напр жени , от которого переключаетс  триггер 10.

15Первоначально режим ввода устройства в синхронизм с входным цифровым сигналом включаетс  подачей разовой импульсной команды от кнопки (на чертеже не показана) по шине 23 на третий (второй 20 установочный) вход триггера 17, который при этом переключаетс  в единичное состо ние и открывает элемент И 18. Одновременно может производитьс  начальна  установка этой же командой и регистра 20 25 пам ти в нулевое состо ние (эта св зь на чертеже не показана).

Выходной сигнал триггера 10 проходит через элемент И 18 на управл ющий вход коммутатора 5. При наличии этого сигнала, 30 коммутатор 5 соедин ет информационный вход регистра 6 сдвига с выходом п того разр да регистра 2 сдвига.

Начинаетс  ввод в синхронизм формировател  контрольного сигнала - регистра 6 5 и сумматора 4 с поступающим цифровым сигналом. После записи в регистр 6 безошибочных символов входного цифрового сигнала в количестве не менее, чем число разр дов этого регистра, перестают форми- 0 роватьс  ошибки на выходе сумматора 3.

На выходе этого сумматора устанавливаетс  посто нный низкий уровень, что фиксирует детектор 9 отсутстви  ошибок. На выходе детектора 9 формируетс  сигнал, ко- 5 торый сбрасывает триггер 10 в исходное состо ние.

Убираетс  сигнал - команда на управл ющем входе коммутатора 5, после чего ин- - формационный вход регистра б сдвига 0 соедин етс  с выходом сумматора 4, Ввод в синхронизм закончилс .

После этого регистр б с сумматором 4 начинает сам генерировать контрольный цифровой сигнал - псевдослучайную после- 5 довательность поэлементно синхронно с входным цифровым сигналом.

Сигнал (потенциал) с инверсното. выхода триггера 10 сбрасывает в ИСХОДНОЙ, нулевое состо ние триггер 17 и устанавли аает в нулевое состо ние и блокирует в-этом состо нии делитель 11 частоты и двоичный счетчик 12. Эломе т; I 14 и 18 заперты.

Продвижение информации в pei /:CTpax 2 и 6 и функционирование детектор01з 9 м 16 отсутстви  ошибок и детектора 8 псевдослучайной последовательности обеспечиваетс  входным тактовым синхросигналом воспроизведени .

Устройство предназначено дл  контрол  сбоев выходного тактового синхросигнала аппарата магнитной записи (дл  оценки данного параметра) или канала цифровой магнитной записи - воспроизведени  (при отработке канала), когда между выходом канала и выходом аппарата стоит дополнительное инерционное звено формировани  выходного синхросигнала из состава системы обнаружени  и исправлени  ошибок.

Нарушение синхронизма между входным цифровым сигналом воспроизведени  ы его тактовым синхросигналом в устройстве контролируетс  путем контрол  нарушени  синхронизма между входным цифровым сигналом и контрольным цифровым сигналом, генерируемым устройством.

При синхронизме входного цифрового сигнала с контрольным сигналом ошибок на выходе сумматора 3 отсутствуют ли(5о фор- / ируютс  сигналы одиночных или групповых символьных ошибок, присутствующих в воспроизведенной информации. Детектор 8 псевдослучайной последовательности ошибок на эти сигналы не реагирует.

Уменьи ение или увеличение числа тактовых импульсов вызывает нарушение синхронизма между входным и контрольным сигналами вследствие сдвига входной информационной последовательности(про- скальзывание цифрового сигнала воспроизведени ) влево или вправо на временной оси, т.е. относительно среднего вывода (выхода п того разр да) регистра 2 сдеига и, следовательно, относительно контрольной последовательности, генерируемой регистром б и сумматором А. Величина сдвига определ етс  количеством пыпав- ших или ложных, тактовых импульсов.

Дл  определени  величины сдвига (проскальзывани ) меж,цу сигналами служит регистр 2 сдвига, имеющий по четыре отвода влеоо и вправо относительно среднего, п того выхода, к которому подключена схема определени  нарушени  синхронизма, включающа  о себ  генератор контрольного сигнала (сумматор А. регистр 6 и коммутатор 5), сумматор 3, детектор В псевдослучайной последовательности ошибок, детектор 9 отсутстви  ошибок и триггер 10.

Осг;ь 1ьныа выходы регистра 2 сдвига соединены через мультиппексор 13 и элемент

И 14 с входом схемы фиксации величины сдвига, включающей в себ  сумматор 15, детектор 16 отсутстви  ошибок и триггер 17.

При выпадении подр д одного.или нескольких тактовых синхроимпульсов, либо при возникновении подр д одного или нескольких ложных тактовых синхроимпульсов ., входна  информаци  соответственно

записываетс  с задержкой (выпадают символы ) на один или несколько тактов в пер- разр д регистра 2, либо записываетс  с двухкратным или большим повторением значени  одного из битов. В этом случае

формируетс  псевдослучайна  последовательность ошибок на выходе сумматора 3, на что реагирует детектор 8 псевдослучайной последовательности, выходной сигнал которого при этом переключает триггер 10.

Сигнал с пр мого выхода триггера 10

поступает на выходную шину 22 устройства дл  подсчета данного тактового сбо  и открывает элементы И 14 и 18.

Отсутствие сигнала на инверсном выходе триггера 10 при этом означает сн тие блокировки с делител  11 частоты, двоичного счетчика 12 и триггера 17.

Сдвиг входной информации на один или несколько тактов означает, что сигнал на

одном из остальных - 1, 2, 3, 4, 6, 7, 8 или 9-ом выходах регистра 2 совпадает поэлементно с контрольным сигналом, поступающим на второй вход сумматора 15. Дл  определени  (отыскани ) этого выхода

мультиплексор 13 начинает поочередно подключать выходы регистра 2 через открытый элемент И 14 к входу сумматора 15.

Периодичность смены адресов входов мультиплексора 13, задаваемых счетчиком

12, определ етс  делителем 11, который делит тактовую частоту, в частности, в 256 раз, т.е. анализ каждого выхода регистра 2 производитс  схемой фиксации данной величины сдвига в течение 256-ти тактов.

При по влении на выходе мультиплексора 13 сигнала, совпадающего поэлементно с контрольным, перестают формироватьс  ошибки на выходе суммато ра 15, на что реагирует детектор 16 отсутстВИЯ ошибок. Выходной сигнал детектора 16 переключает триггер 17, выходной сигнал которого при этом останавливает счет двоичного счетчика 12, производит запись данного номера (адреса) входа мультиплексора

13 (или, что то же, номера выхода регистра 2), дешифрированного дешифратором. 19, в регистр 20 пам ти и проходит через элемент И 18 на управл ющий вход коммутатора 5 дл  включени  режима ввода устройства в синхронизм.

Блок 21 индикаторов отображает состо ние регистра 20 пам ти и показывает при этом величину сдвига на 1, 2, 3 или 4 такта, а характер сбо  - выпадение или ложные тактовые синхроимпульсы при этом опреде- л етс  по тому, кака  группа из 24-х свето- диодов блока 21 показывает этот сдвиг. Так, зафиксированный регистром 20 пам ти номер одного из первых четырех выходов регистра 2 сдвига указывает на сбой в виде по влени  ложных синхроимпульсов в количестве , равном величине данного сдвига в тактах.

Частота возникновени  тактового сбо  относительно низка , поэтому после данно- го сбо  синхронизации устройство вполне успевает просмотреть и проанализировать все выходные сигналы регистра 2 сдвига, а оператор успевает зафиксировать показани  блока 21 индикатора.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  синхронизма воспроизведенных сигналов, содержащее соединенный с входной шиной псевдослучайного сигнала первый регистр сдвига, один из выходов которого соединен с hep- вым входом первого сумматора и с первым сигнальным входом коммутатора, выходом соединенного с информационным входом второго регис тра сдвига, соответствующие выходы которого соединены с входами второго сумматора, выход которого соединен с первым входом третьего сумматора, с вторым сигнальным входом коммутатора и с вторым входом первого сумматора, выход которого соединен с информационными входами детектора псевдослучайной последовательности ошибок и детектора отсутстви  ошибок, выходы которых соединены с

   входами первого триггера, выходом соединенного с выходной шиной и первым входом второго триггера, второй вход которого соединен через второй детектор отсутстви  ошибок с выходом третьего сумматора, и регистр пам ти, при этом входна  шина тактового синхросигнала соединена с тактовыми входами первого и второго регистров сдвига, первого и второго детекторов отсутстви  ошибок и детектора псевдослучайной последовательности ошибок, о т л и ч а ю- U4 е е с   тем, что,с целью расширени  диапазона контрол  величины сдвига тактовой cинxf)oнизaции, в него введены мультиплексор , подсоединенный к другим выходам первого регистра сдвига, последовательно соединенные делитель частоты и двоичный счетчик, выходами соединенный с управл ющими входами мультиплексора, первый элемент И, первым входом соединенный с выходом мультиплексора, вторым входом - с выходом первого триггера, а выходом - с вторым входом третьего сумматора, второй элемент И, первым входом соединенный с выходом первого триггера, а выходом - с управл ющим входом коммутатора, дешифратор , включенный между выходами двоичного счетчика и входами регистра пам ти, и блок индикаторов, подсоединенный.к выходам регистра пам ти, при этом сигнальный вход делител  чactoты соединен с шиной тактового синхросигнала, установочные входы делител  частоты и двоичного счетчика подключены к выходу первого триггера, а выход дторого триггера соединен с управл ющим входом двоичного счетчика, с вторым входом второго элемента И и с управл ющим входом регистра пам ти.