SU1663771A1 - Устройство дл детектировани ошибок - Google Patents

Abstract

Изобретение относитс  к измерительной технике. Цель изобретени  - повышение точности при одновременном увеличении помехоустойчивости и расширении функциональных возможностей. Устройство содержит сумматор 1 по модулю два, формирователи 2 сигналов управлени , два элемента ИЛИ 3 и 13, регистр 4 сдвига, коммутатор 5, два элемента И - НЕ 6 и 14, блок 7 оперативной пам ти, четыре триггера 8, 9, 12 и 19, компаратор 10, элемент И 11, четыре счетчика 15, 16, 17 и 18, детектор 20 повторений, содержащий блок 21 оперативной пам ти, коммутатор 22, счетчик 23 тактов, элемент И 24, сумматор 25, регистр 26, компаратор 27, счетчик 28 повторений. После включени  импульс синхронизации устанавливает все четыре триггера 8, 9, 12 и 19 в исходное состо ние. Всю работу устройства можно разбить на три основных этапа: обучение устройства, синхронизаци  устройства, анализ ошибок исследуемой тест-последовательности. В результате этого разбиени  за счет введенных элементов и блоков проводитс  анализ исследуемой тест-последовательности путем сравнени  ее с эталонной тест-последовательностью, записанной предварительно на этапе обучение в пам ть блоков 7 и 21. Устройство по п. 2 формулы отличаетс  выполнением блока 20. 1 з.п. ф-лы, 1 ил.

Description

Изобретение относитс  к измерительной технике и может использоватьс  дл  выделени  ошибочных символов из информационных последовательностей.

Цель изобретени  - повышение точности при .одновременном увеличении помехоустойчивости и расширение функциональных возможностей.

На чертеже приведена структурна  электрическа  схема предложенного устройства .

Устройство дл  детектировани  ошибок содержит сумматор 1 по модулю два, формирователь 2 сигналов управлени , первый элемент ИЛИ 3, регистр 4 сдвига, коммутатор 5, первый элемент И-НЕ 6, блок оперативной пам ти, первый и второй триггеры 8, 9, компаратор 10, элемент И 11, третий триггер 12, второй элемент ИЛИ 13, второй элемент И-НЕ 14, первый, второй, третий и четвертый счетчики 15,16,17,18, четвертый триггер 19, детектор 20 повторений, содержит блок 21 оперативной пам ти, коммутатор 22, счетчик 23 тактов, элемент И 24, сумматор 25. регистр 26, компаратор 27, счетчик 28 повторений. Устройство работает следующим образом .

После включени  устройства импульс синхронизации (начальной установки) устанавливает первый, второй, третий и четвертый триггеры 8, 9, 12, 19 в исходное 0 -состо ние. При этом на входах счетчиков 15,16,17,18 устанавливаетс  высокий, запрещающий счет и устанавливающий нулевое состо ние, потенциал. Дальнейшую работу устройства можно разбить на три основных этапа: обучение устройства (с подэтапами - обнуление детектора 20 повторений , запись эталонной тест-последовательности в блок 7); синхронизаци , устройства (с подэтапами-запись исследуемой тест-последовательности в регистр 4 проверка отсутстви  ложной синхронизации ); анализ ошибок исследуемой тест-последовательности ).

На подэтапе обнулени  детектора 20 повторений напр жение логического 0 с пр мого выхода первого триггера 8 разрешает счет тактовых импульсов счетчику 23 и дететкора 20 повторений, выдачу п битов паралелльного кода этого счетчика 23 через коммутатор 22 на адресные входы блока 21 детектора 20 повторений, а также устанавливает в О регистр 26 и в 2 -счетчик 28 повторений. При этом на вход блока 21 поступает напр жение логической 1 с выхода первого элемента И-НЕ 6, который разрешает запись в  чейку пам ти с установленным на адресных входах блока 21

адресом числа О, поступающего с сумматора 25 детектора 20 повторений. После того , как во все 2П  чейки пам ти блока 21 будет записано число О, счетчик 23 тактов

детектора 20 повторений досчитает до своего модул  счета 2П и выдаст импульс окончани  обнулени , который установит первый триггер 8 в состо ние 1. Обнуление детектора 20 повторений закончитс .

0 На подэтапе записи эталонной тест-последовательности в блок 7п битов параллельного кода адреса  чейки пам ти поступают с выхода n-разр дного регистра 4 через коммутатор 22 детектора 20 повто5 рений на адресные входы блока 21 и блока 7. При этом в регистр 4 -последовательно записываютс  сдвинутые на один такт относительно друг друга фрагменты из п битов входной эталонной тест-последовательно0 сти, поступающий через коммутатор 5 и сумматор 1, работающий на этом подэтапе как элемент ИЛИ за счет напр жени  логического 0, поступающего с пр мого выхода третьего триггера 12 через элемент И 11.

5 Приход щий следом двоичный бит информации , определ емый п предыдущими битами эталонной тест-последовательности, поступает на вход записываемых данных блок 7. При этом на вход управлени  за0 писью-считыванием блока 21 детектора 20 повторени  через открытый первый элемент И-НЕ 6 с формировател  2 сигналов управлени  поступает в каждом тактовом периоде сигнал считывани , а потом записи.

5 В течение длительности сигнала считывани  из  чейки блока 21 с адресом, установленным на входах блока 21 и соответствующим состо нию регистра 4 происходит считывание записанного в нем

0 числа, т.е. нул , и которое поступает на сумматор 25 детектора 20, где суммируетс  с 1, котора  приходит с открытого на этом этапе элемента И 24 детектора 20. С выхода сумматора 25 код записанного в  чейке па5 м ти числа увеличенного на 1 поступает на вход регистра 26, где происходит запись его положительным перепадом сигнал счи- тывани -запись на входе управлени  в регистр 26 детектора 20 повторений. После

0 этого записанное число с выхода регистра 26 поступает на вход записываемых данных блока 21 как раз в тот момент, когда в нем разрешена запись. Таким образом содержимое  чейки пам ти, адрес которой на входе

5 блока 21 не мен етс  в течение тактового периода увеличиваетс  на 1. Одновременно код записанного до этого момента числа с выхода регистра 26 поступает на компаратор 27 детектора 20 повторений, который сравнивает его с кодом состо ни  счетчика

28 повторений. Так как в нем записано число 2, то положительный импульс на его выходе по витс  лишь через период повторени  эталонной тест-последовательности, равный дл  М-последовательности (ПСП) интервалу времени ()ТТ, т.е. когда состо ние регистра 4 повторитс  снова. При этом в блоке 7 будет записан фрагмент эталонной тест-последовательности, соответствующий одному полному циклу ее повторени . Импульс с выхода компаратора 27 детектора 20 повторений измен ет на 1 состо ние счетчика 28 повторений и устанавливает второй триггер 9 устройства в состо ние 1, который в свою очередь, управл   коммутатором 5 разрешает поступление входной внешней последовательности вместо эталонной на вход компаратора 10 устройства и через сумматор 1 в регистр 4 устройства. Подэтап записи эталонной тест- последовательности в блок 7 закончилс .

На подэтапе записи исследуемой тест- последовательности в регистр 4 логический 0 с выхода второго элемента И-НЕ 14 разрешает счет третьему счетчику 17. При этом первый сумматор 1 продолжает работать как элемент ИЛИ, и в регистр 4 последовательно по битам записываетс  фрагмент входной внешней тест-последовательности . Когда третий счетчик 17 досчита- ет своего модул  счета п, то регистр 4 будет полностью заполнен входной информацией , на выходе третьего счетчика 17 по вл етс  импульс, который устанавливает третий триггер 12 в состо ние 1. Подэтап записи исследуемой тест-последовательности в регистр 4 закончилс .

На подэтапе проверки отсутстви  ложной синхронизации суматор 1 начинает работать как элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, т.е. как корректор ошибок, так как элемент И 11 открываетс  напр жением логической 1 с пр мого выхода третьего триггера 12. Блок 7 установлен в режиме считывани  информации напр жением логического 0 с инверсного выхода второго триггера 9. При этом если на предыдущем подэтапе в регистр 4 был записан безошибочный фрагмент исследуемой тест-последовательности, т.е. полностью совпадающий с соответствующим фрагментом эталонной тест-последовательности , то на выходе считываемых дан ных блока 7 будет формироватьс  внутренн   эталонна  тест-последовательность, котора  будет синхронизирована с входной внешней тест-последовательностью,

Если теперь на этом подэтапе проверки отсутстви  ложной синхронизации во входной внешней тест-последовательности будут встречатьс  двоичные ошибки, то они

выдел ютс  компаратором 10 и поступают н  четвертый сче гчик 18, которому разрешаетс  счет напр жением логического 0 с инверсного выхода третьего триггера 12, проход щего через второй элемент ИЛИ 13. Этим же напр жением разрешаетс  счет первому счетчику 15. Если на предыдущем подэтапе в регистр 4 был записан безошибочный фрагмент исследуемой внешней тест-последовательности, то за врем , пока первый счетчик 15 досчитает до своего мо- дул  счета т, четвертый счетчик 18неуспеет досчитать до своего модул  счета (1+а), Н и процесс синхронизации устройства благо- получено закончитс . При этом на выходе первого счетчика 15 по вл етс  положительный импульс, который устанавливает четвертый триггер 19 в состо ние 1, а также через второй элемент ИЛИ 13 поступает на вход Сброс в 0 -запрета счета - пере- писи в буферный регистр четвертого счетчика 18, а также в качестве синхроимпульса выдаетс  на выход устройства.

Модули счета m и (1 + а) устанавливаютс  заранее с помощью соответствующих входов устройства и выбираютс , исход  из ожидаемой статистики ошибок (ожидаемого среднего допустимого коэффициента ошибок входной внешней тест-последовательности Кош вх. макс). ; Если на предыдущем подэтапе в регистр 4 был записан фрагмент исследуемой тест-последовательности с ошибками, то это приведет к тому, что, как описывалась выше при правильном выборе пороговых значений модулей счета m и (1 ь а, четвертый счетчик 18 досчитает до своего модул  раньше, чем первый счегчик 15 до своего модул  гл. Тогда на выходе четвертого счетчика 18 по вл етс  положительный импульс, который через первый элемент ИЛИ 3 устанавливает третий и четвертый триггеры 12, 19 в состо ние О, при этом устройство снова переходит к подэтапу записи исследуемой тест-последовательности в регистр 4.

На этапе анализа ошибок исследуемой тест-последовательности напр жение логического 0 с инверсного выхода четвертого триггера 19 разрешает счетчик ошибок второму счетчику 16. Кроме того, на выход устройства выдаютс  в параллельном коде число m и число К с буферного регистра четвертого счетчика 18, соответствующее состо нию в момент прихода синхроимпульса с выхода второго элемента ИЛИ 13, которое запоминаетс  в буферном регистре четвертого счетчика 18. Эти выходы служат дл -подключени  внешнего вычислительного устройства, которое по команде, в качестве которой может использоватьс  синхроимпульс , вычисл ет коэффициент ошибок по интервалам Кош.и, определ емый выражением:

Y - к

1МЭШ.И -

Со счетчика 28 повторений детектора 20 повторений на выход устройства выдаетс  число прошедших периодов повторени  Н исследуемой тест-последовательности в па- раллельном коде дл  индикации или обработки с помощью внешних устройств.

С выхода компаратора 10 выделенные импульсы ошибок выдаютс  на выход устройства дл  обеспечени  возможности под- ключени  стандартной аппаратуры обработки статистических данных потоков ошибок, например дл  регистрации времени приема ошибки во входной ПСП.

С выхода компаратора 27 детектора 20 повторений импульсы циклов повторений Up с периодом, равным периоду повторений входной исследуемой тест-последовательности выдаютс  на выход устройства дл  обеспечени  возможности подключени  внешней измерительной аппаратуры.

Claims (2)

1. Устройство дл  детектировани  ошибок , содержащее первый триггер, R-вход которого  вл етс  установочным входом устройства, последовательно соединенные второй и третий триггеры, первый элемент ИЛИ, выход которого соединен с R-входом третьего триггера, первый счетчик, первый вход которого  вл етс  тактовым входом ус- тройства, четвертый триггер, S-вход которого соединен с выходом первого счетчика, второй счетчик, первый вход которого соединен с выходом четвертого триггера, компаратор , последовательно соединенные сумматора по модулю два, первый вход которого соединен с первым входом компаратора , и регистр сдвига, отличающеес  тем, что, с целью повышени  точности при одновременном увеличении помехоустой- чивости и расширении функциональных возможностей, введены блок оперативной пам ти, выход которого соединен с вторым входом компаратора, элемент И, первый и второй входы и выход которого соединены соответственно с выходом компаратора, первым выходом третьего триггера и вторым входом сумматора по модулю два, последовательно соединенные формирователь сигналов управлени , вход которого со- единен с первым входом первого счетчика, первый элемент И-НЕ и детектор повторений , первый выход которого соединен с первым входом блока оперативной пам ти, второй и третий входы которого соединены

соответственно с вторым выходом второго триггера и выходом сумматора по мбдулю два, последовательно соединенные второй элемент И-НЕ и третий счетчик, второй вход и выход которого соединены соответственно с первым входом первого счетчика и С- входом третьего триггера, коммутатор, первый вход которого соединен с первым входом второго элемента И-НЕ и с первым выходом второго триггера, второй и третий входы коммутатора  вл ютс  информационными входами устройства, а четвертый вход и выход коммутатора соединены соответственно с вторым выходом второго триггера и с первым входом компаратора, четвертый счетчик, первый вход которого соединен с вторым входом второго счетчика и выходом компаратора и  вл етс  выходом сигнала ошибки устройства, второй элемент ИЛИ, первый вход которого соединен с вторым входом первого счетчика, вторым входом второго элемента И-НЕ и вторым выходом третьего триггера, а второй вход и выход второго элемента ИЛИ соединены соответственно с выходом первого счетчика и вторым входом четвертого счетчика, первый выход которого соединен с первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с R-входом первого триггера, и R-входом четвертого триггера, выход первого триггера соединен с D-вхо- дом второго триггера, вторым входом первого элемента И-НЕ, вторым входом детектора повторений и вторым входом регистра сдвига, третий и четвертый входы детектора повторений соединены соответственно с входом формировател  сигналов управлени  и выходом регистра сдвига, второй выход детектора повторений  вл етс  выходом кода числа циклов повторени  устройства, третий выход детектора повторений соединен с С- входом второго триггера и  вл етс  выходом сигнала повторени  устройства, третьи входы первого и четвертого счетчиков  вл ютс  соответственно входом установки числа тактов и управл ющим входом устройства, а выход второго элемента ИЛИ и второй выход четвертого счетчика  вл ютс  соответственно первым и вторым синхронизирующими выходами устройства, четвертый выход детектора повторений соединен с S-входом первого триггера.

2. Устройство по, п.1, о т л и ч а ю щ е е с   тем, что детектор повторений содержит последовательно соединенные-блок оперативной пам ти, первый вход которого  вл етс  первым входом детектора повторений, сумматор, регистр, второй вход которого соединен с первым входом блока оперативной пам ти, и компаратор, выход которого  вл 

етс  третьим выходом детектора повторе-тора повторений, а выход коммутатора соений , элемент И, выход которого соединен сдинен с вторым входом блока оперативной

вторым входом сумматора, счетчик повторе-пам ти и  вл етс  первым выходом детектоний , первый вход которого соединен с выхо-ра повторений, второй вход счетчика тактов

дом компаратора, а выход счетчика5 соединен с третьим входом коммутатора,

повторений соединен с вторым входом ком-первым входом элемента И, третьим входом

паратора и  вл етс  вторым выходом детек-регистра, вторым входом счетчика повторетора повторений, последовательноний и  вл етс  вторым входом детектора

соединенные счетчик тактов, первый входповторений, выход регистра соединен с

которого  вл етс  третьим входом детекто-10 третьим входом блока оперативной пам ти,

ра повторений, и коммутатор, второй входвторой выход счетчика тактов  вл етс  четкоторого  вл етс  четвертым входом детек-вертым выходом детектора повторений.