SU1472952A1 - Запоминающее устройство с самоконтролем - Google Patents

Запоминающее устройство с самоконтролем Download PDF

Info

Publication number
SU1472952A1
SU1472952A1 SU874254023A SU4254023A SU1472952A1 SU 1472952 A1 SU1472952 A1 SU 1472952A1 SU 874254023 A SU874254023 A SU 874254023A SU 4254023 A SU4254023 A SU 4254023A SU 1472952 A1 SU1472952 A1 SU 1472952A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
input
information
accumulator
outputs
Prior art date
Application number
SU874254023A
Other languages
English (en)
Inventor
Сергей Леонидович Скалабан
Вячеслав Николаевич Ярмолик
Original Assignee
Минский радиотехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Минский радиотехнический институт filed Critical Минский радиотехнический институт
Priority to SU874254023A priority Critical patent/SU1472952A1/ru
Application granted granted Critical
Publication of SU1472952A1 publication Critical patent/SU1472952A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении БИС ОЗУ и ЗУ на их основе с встроенными средствами проверки работоспособности. Целью изобретени   вл етс  повышение достоверности контрол . Запоминающее устройство с самоконтролем содержит накопитель, триггеры, сумматоры по модулю два и мультиплексоры по числу информационных разр дов накопител , счетчик, дешифратор и элемент задержки. Цель достигаетс  тем, что за счет реализации встроенного генератора псевдослучайной последовательности данных в пределах каждого столбца накопител  осуществл етс  проверка половины всех возможных переходов между состо ни ми, а полнота проверки взаимного вли ни   чеек разных столбцов зависит от информационного содержани  накопител . В случае отсутстви  ошибок исходное состо ние всех  чеек накопител  после окончани  проверки не мен етс . 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств (ЗУ) с встроенными средствами проверки работоспособности,
Целью изобретени   вл етс  повышение достоверности контрол .
На чертеже представлена схема запоминающего устройства с самоконтролем .
Устройство содержит накопитель 1 с информационными 2 и адресными 3 входами, дешифратор 4, счетчик 5, адресные входы б, вход 7 управлени  режимом работы, элемент 8 задержки, вход 9 разрешени  записи, управл ющий вход 10 Запись-считывание накопител  1, мультиплексоры 11, информационные входы 12, сумматора 13 по модулю два, информационные выходы 14 накопител  1, триггеры 15,
Объем накопител  принимаетс  равным п m-разр дных слов, причем число п выбираетс  из услови  примитивности и неприводимости полинома X +Х+1,
Двоичный счетчик 5 осуществл ет счет адресов слов накопител  от нул  до п-1, Вход управлени  режимом счетчика 5 определ ет один из двух режимов работы счетчика 5:режим асинхронного приема информации с адресных входов 6 устройства и режим счета импульсов, поступающих на сннхровход счетчика, Величина задержки элемента
Ј
to
СО
ел 1C
3-1472952 4
8 задержки выбираетс  не менее суммы Запись-считывание накопител  1 имвремени выборки считывани  устройства пульс записи обеспесивает повторную и минимально допустимого времени сдвига синхросигнала относительно сигнала информации триггера 15,
запись в накопитель 1 той же информации , котора  и ранее находилась в нем. После задержки на элементе 8 задержки импульс записи поступает на синхровходы триггеров 15 и осуществл ет запись только что записанУстройство работает следующим образом ,
В рабочем режиме на вход 7 управ пульс записи обеспесивает повторную
запись в накопитель 1 той же информации , котора  и ранее находилась в нем. После задержки на элементе 8 задержки импульс записи поступает на синхровходы триггеров 15 и осуществл ет запись только что записан
лени  режимом работы устройства пос- JQ ного в накопитель 1 слова в триггеры
15, Информаци , соответствующа  только что записанному слову, поступает с выходов триггеров 15 на первые входы сумматоров 13 по модулю два,- 15 Одновременно тот же самый задержанный импульс записи поступает на син- ровход счетчика 5 и тем самым ини- цирует переключение счетчика и выбор через дешифратор 4 очередного слова в накопителе 1, После окончани  выбора очередного слова через врем  выборки по адресу информаци  с выходов 14 накопител  поступает на вторые входы сумматоров 13 по модулю
тупает сигнал 1, соответствующий рабочему режиму. Этот сигнал осущест- .вл -ет установку счетчика 5 в режим асинхронного приема информации с адресных входов 6 устройства мультиплексоров М - в режиме-приема информации -с информационных входов 12 устройства и сбрасывает триггеры 15, Сигналы ацреса с входов 6 устройства поступают в счетчик 5, дешифрируютс  дешифратором 4 и затем поступают на входы 3 накопител  1, осуществл   выбор слова, Значение информации, записанной в выбранном слове, по вл етс  на информационных выходах накопи-с 25 два, где происходит поразр дное сум- тел  1, Информаци , которую необхо- мирование по модулю два предыдуще20
димо записать в выбранное слово, поступает на информационные входы 12 устройства и через мультиплексор 11 передаетс  на информационные входа 2 накопител  1, после чего на управл ющий вход -накопител  1 поступает ,импульс записи с входа 9 разрешени  записи устройства,
Работа устройства в режиме проверки . На вход 7 управлени  режимом работы устройства поступает сигнал О, соответствующий режиму проверки. Этот сигнал осуществл ет установку счетчика 5 в режим счета, мультиплексоров 11 - в режим приема информации с .выходов сумматоров 13 по модулю два и отмен ет режим сброса триггеров 15, в котором они находились в течение рабочего режима, После этого на вход 9 устройства начинают поступать импульсы записи. Так как в первый момент времени после установки режима Проверки триггеры 15 остаютс  установленными в О, то на входах сумматоров 13 по модулю два, соединенных с выходами триггеров 15, также поддерживаетс  О, Поэтому сигналы с информационных выходов 14 накопител 
1 проход т без изменений через элементы суммировани  13 по модулю два и мультиплексоры 1I и поступают на информационные входы 2 накопител  1, Поступающий на управл ющий вход 10
го и текущего выбранных слов. С выходов сумматоров 13 по модулю два информаци  поступает через мультиплексоры 11 на информационные входы 2 накопител  1, При поступлении на управл ющий вход 10 Запись-считывание накопител  1 очередного импульса записи осуществл етс  запись в текущее
выбранное слово в накопитель 1 информации ,  вл ющейс  поразр дной суммой по модулю два предыдущего и текущего выбранных слов. Тот же импульс записи после задержки на элементе 8 задержки поступает на синхровходы триггеров 15 и осуществл ет запись только что записанного в накопитель слова в триггеры 15, и одновременно этот же задержанный импульс записи поступает на синхровход счетчика 5, ини- цирует переключение счетчика и выбор через дешифратор 4 очередного слова в накопителе I и т.д.
Благодар  тому, что каждый столбец накопител  1 совместно с соответствующими ему триггером 15, сумматором 13 по модулю два и мультиплексором 11 представл ет собой модуль генератора псевдослучайной М-последо- вательности, то после поступлени  п(2 -1)+1 импульсов, состо ние всех  чеек накопител  1 будет соответствовать состо нию этих  чеек на момент начала проверки, если при проверке
не произойдет ошибки. После окончани  проверки на вход 7 управлени  режимом работы устройства оп ть пода- етс  1, Факт наличи  или отсутстви  ошибки можно определить путем сравнени  состо ни   чеек накопител  до и после проверки либо по состо нию контрольных разр дов кода, если примен етс  кодирование записанной ин- (формации.

Claims (1)

  1. Формула изобретени 
    Запоминающее устройство с само- контролем, содержащее накопитель, каждый информационный вход которого подключен к выходу соответствующего мультиплексора, первый информационный вход каждого мультиплексора  вл етс  соответствующим информационным входом устройства, управл ющие входы мультиплексоров  вл ютс  входом управлени  режимом работы устройства, вход записи-считывани  накопител   вл - етс  входом разрешени  записи уст- ройства, отличающеес  тем, что, с целью повышени  достоверности
    контрол , в устройство введены триггеры и сумматоры по модулю два по числу информационных разр дов накопител , счетчик,дешифратор и элемент задержки, причем вход элемента за-.. держки подключен к входу разрешени  записи устройства, выход элемента задержки соединен с синхровходами триггеров и счетчика, вход режима которого подключен к входу управлени  режимом работы устройства и к входам сброса триггеров, установочные входы счетчика  вл ютс  адресными входам устройства, выходы счетчика соединены с входами дешифратора, выходы которого подключены к адресным входам накопител , выходы которого  вл ютс  информационными выходами устройства и соединены с информационными входами соответствующих триггеров и с первыми входами соответствующих сумматоров по модудю два, вторые входы которых подключены к выходам соответствующих триггеров, выходы сумматоров по модулю два соединены с вторыми информационными входами соответствую- (щих мультиплексоров.
SU874254023A 1987-06-01 1987-06-01 Запоминающее устройство с самоконтролем SU1472952A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874254023A SU1472952A1 (ru) 1987-06-01 1987-06-01 Запоминающее устройство с самоконтролем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874254023A SU1472952A1 (ru) 1987-06-01 1987-06-01 Запоминающее устройство с самоконтролем

Publications (1)

Publication Number Publication Date
SU1472952A1 true SU1472952A1 (ru) 1989-04-15

Family

ID=21307723

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874254023A SU1472952A1 (ru) 1987-06-01 1987-06-01 Запоминающее устройство с самоконтролем

Country Status (1)

Country Link
SU (1) SU1472952A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1229826, кл. G 11 С 29/00, 1986. Авторское свидетельство СССР № 1040526, кл. G И С 29/00, 1983. *

Similar Documents

Publication Publication Date Title
US4726021A (en) Semiconductor memory having error correcting means
FR2487548A1 (fr) Systeme de memoire avec dispositif de diagnostic
SU1472952A1 (ru) Запоминающее устройство с самоконтролем
US3988580A (en) Storage of information
US4352181A (en) Device for synchronising multiplex lines in a time-division exchange
SU1705876A1 (ru) Устройство дл контрол блоков оперативной пам ти
SU1376087A1 (ru) Устройство дл тестового контрол и диагностики цифровых модулей
SU1663771A1 (ru) Устройство дл детектировани ошибок
SU1129656A1 (ru) Устройство дл контрол пам ти
SU1319079A1 (ru) Устройство дл контрол полупроводниковой пам ти
SU1277215A1 (ru) Запоминающее устройство с обнаружением ошибок
SU1317484A1 (ru) Запоминающее устройство с коррекцией ошибок
SU1383325A1 (ru) Устройство дл задержки цифровой информации
SU1368922A1 (ru) Блок задержки цифровой информации с самоконтролем
SU1396160A1 (ru) Запоминающее устройство с тестовым самоконтролем
SU1277216A1 (ru) Запоминающее устройство с самоконтролем
SU1298800A1 (ru) Запоминающее устройство
SU452860A1 (ru) Запоминающее устройство с автономным контролем
SU1218485A1 (ru) Устройство синхронизации источников сейсмических сигналов
SU1269139A1 (ru) Устройство дл контрол цифровых узлов
SU329578A1 (ru) Магнитное запоминающее устройство
SU1662012A1 (ru) Устройство дл обнаружени ошибок в несистематическом сверточном коде
SU1283858A1 (ru) Устройство дл контрол блоков пам ти
SU1104588A1 (ru) Запоминающее устройство с самоконтролем
SU604160A1 (ru) Устройство автоматического выравнивани времени распространени при передаче дискретных сообщений по параллельным каналам