SU1298800A1 - Запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислителЕз- ной технике и может быть использовано в запоминающих устройствах дл  повышени  надежности и упрощени  диагностики. Целью изобретени   вл етс  повыщепие надежности работы ycTpoiicTBa. Запоминающее устройство содержит блок управлени , пакопи- тель, в.ходной и выходной регистры, регистры ад.реса п команд, блок кодировани , блок коррекции, формировате.1ь сигнала занесени  данных, элемент И. В устройстве обеспечиваютс  контроль це.мостности информационного тракта в цикле записи, контро.чь правильности прохождени  записываемо информации , контроль це.юстности информационного тракта в режиме хранени  без обращени  к накопителю. Это достигаетс  путем занесени  вх()Д1-:о1 информации, нро- щедшей весь информационны тракт, н выходной регистр и в блок коррекции. I з.п. ф-.чы, 4 пл. tsD СО 00 00

Description

Изобретение относитс  к вычислительной технике и может быть использовано в запоминающих устройствах дл  новьииени  надежности и упрощени  диагностики.

Цель изобретени  -- повышение надежности устройства.

Ма фиг. 1 приведена схема запоминающего устройства; на фиг. 2 - схема одного разр да наконител ; на фиг. 3 --- схема формировател  сигнала занесени  данных на фнг. 4 -- схема блока управлени .

Запоминающее устройство содержит блох 1 управлени  с входом 2, который  вл етс  управл ющим входом устройства, первым 3, вторым 4, третьим 5 выходами, Н)еда1аз- наченный дл  формировани  временной диаграммы , многоразр дный накопитель 6 п; микросхемах пам ти с входами 7---10 данных , командным входом 11, входами 12 и 13 выборки, адресными входа.ми и i5, выходами 16-19 да н н ы X, н р ед и а з п а ч е н п ы к дл  записи, хранени  и считывани  инфор- маниоиных н коь1трольных бит, регистр 20 адреса с входами 21-24 и в 1ходами 25 28, предназначенный дл  npHeriia и хранени  адреса, по которому производитс  запись или считЕзшание данных, стробируемый де- иифратор 29 с входами 30 и 3i, yiipais- л ющнм входом 32, выходами 33 и 3- i, предназпачениый дл  выбора в каждом разр де наконител  в зависимости от кода пос- тупивгнего адреса определенной микросхемы пам ти, входной регистр 35 с входами 36 и 37 и выходами 38 и 39, нредназначе ;- ный дл  приема и хранени  на врем  никла записи юстуиивших входных данных , выходной регистр 40 с ycTanoBo iH; - ми входами 41 и 42, ун|П5вл ющим входом 43, счетными входами 44 и 45, выходами 46-49, предназначенн.ый дл  приема и храиени  на вре.м  цикла чтени  i-Hi- формационных разр дов считанных .цанных, блок 50 кодировани  с входами 51 и 52 и выходами 53 и 54, предназначенный дл  формировани  контрольных разр ;и)в по входным данным и их хранени  на цикла записи, блок 55 коррекции с входами 56 и 57 информационных бит считан -1ых данных, входами 58 и 59 ко}1тро.пьных бит считанных данных, унравл ющимн входами 60 и 61, выходами 62 и 63 сигналов коррекции , выходами 64 и 65, нредназпаченный дл  приема и хранени  на вре.м  цикла чтени  контрольных бит считанных данных, дл  обнаружени  ошибок в информаи.иопных и контрольных битах считанных данных и дл  формировани  сигналов коррекции, регистр 66 команд с входом 67, первы.м 6R и вто- рЫм 69 выходами, предназначенный дл  задани  режима работы устройства, элемент 2И 70 с первым 71 и вторы.м 72 входами и выходами 73, предназначенный .дл  коммутации управл ющих сигналов формирователь 74 сигнала занесени  данных с первым 75, вторы.м 76, третьим 77, четвер

тым 78 входами, выходом 79, предназначенный дл  управлени  занесением данных в вых,одной регистр и в блок коррекции.

Каждый разр д накопител  (фиг. 2) состоит из микросхем 80 и 81 пам ти с адресными 82-85, командными 86 и 87 входами , информационными входами 88 и 89 и выходами 90 и 91, входами- 92 и 93 выборки , формировател  ввода/вывода информации , вынолненного в виде элемента 2И 94

с входами 95 и 96 и выходом 97.

Формирователь 74 сигна,;1а занесени  данных (фиг. 3) содержит элемент 2И 98 с входами 99 и 100, выходом 10 и элемент ЗИЛ И 102 с входами 103-105 и выходом 06.

Блок 1 управлени  (фиг. 4) содержит элемент 107 задержки с входом 108, отводами 109-111. одиовибратор 112 с входом ИЗ и выходом 1 14.

Устройство работает в трех режимах - -«Запись, «Чтение, «Хранение.

В режиме «Запись на входы регистра 20 адреса поступает код адреса, на вход 67 регистра 66 команд поступает сигнал записи, на входы. 36 и 37 входного регистра 35 н на входы 51 и 52 блока 50 кодировани  поступают входные данные , на вход Ч б.лока 1 управлени  поступает сигна. запуска, который вырабатывает па Bbixo;iax 2--4 серию импульсов, синх- ронизируюишх работу устройства. На вход 78 формировател  74 сигналы не подаютс . Код а.а,реса заноситс  в регистр 20 адреса , где хранитс  весь цикл записи. С выходов 25 и 26 регистра 20 адреса код адреса через входы 14 и 15 накопител  поступает на адресные входы 82-85 микросхем 80 и 81 пам ти всех разрЯлТ,ов. С выходов 27 и 28 регистра 20 адреса часть разр дов адреса, определ юща  выбор одной микросхемы пам ти в каждом разр де накопител  из мпогих, поступает на входы 30 и 31 стробируемого дешиф ратора 29, но на выходах 33 и 34 этого дешифратора сигналы отсутствуют, так как на управл ющем входе 32 стробируемого дешифратора 29 нет управл юЕнего сигнала.

Команда записи устанавливает регистр 66 команд в положение записи (на выходе 68 -г высокий уровень, а на выходе 69 - низкий

уровень). С выхода 68 регистра 66 команд высокий (разре1иающий) уровень записи поступает -:а вход 72 элемента 2И, а также через вход 11 накопител  6 - на входы 86 и 87 записи микросхем 80 и 81 пам ти всех разр дов накопител .

Входные данные занос тс  во входной регистр 35, где хранитс  весь цикл записи, и в блок 50 кодировани , где из входных данных по определенному алгоритму, например кода Хэмминга, формируютс  контрольные биты входных данных, которые хран тс  в блоке 50 весь цикл записи.

С выходов 38 и 39 входного регистра 35 записываемые данные (информацион

ные биты) через соответствующие входы 7 и 8 накопител  6 поступают на запись в те разр ды накопител , которые предназначены дл  записи информационных бит. С выходов 53 и 54 блока 50 кодировани  контрольные биты через соответствующие входы 9 и 10 накопител  б поступают на запись в те разр ды накопител , которые предназначены дл  записи контрольных бит, сформированных дл  соответствующих входных данных.

В каждом разр де накопител  6 сигнал, представл ющий соответствующий записываемый бит информации, поступает на вход 96 элемента 2И 94. В режиме «Запись на входе 95 элемента 2И 94 всегда находитс  высокий уровень с объединенных выходов 90 и 91 микросхем 80 и 81 пам ти , разрещающий прохождение поступившего сигнала. Сигнал с выхода 97 элемента 2И 94 поступает на информационные входы 88 и 89 всех микросхем 80 и 81 пам ти дл  записи, а также поступает на соответствующие выходы 16 (17-19) данных накопител  6, т.е. на выходах 16 (17-19) накопител  6 всегда будут те же сигналы, что и на соответствующих входах 7 (8-10). Таким образом, в режиме «Запись обеспечиваетс  трансл ци  через накопитель входной (записываемой) информации на выход. С выходов 16 и 17 данных накопител  6 входные данные (информационные биты) поступают на соответствующие установочные входы 41 и 42 выходного регистра 40, а с выходов 18 и 19 того же накопител  входные данные (контрольные биты) поступают на соответствующие входы 58 и 59 контрольных разр дов блока 55 коррекции. Сигнал запуска , поступивщий на вход 2 блока 1 управлени , по вл етс  на входе 108 элемента 107 задержки и через врем , необходимое дл  установлени  сигналов адреса, данных и команды на входах микросхем 80 и 81 пам ти всех разр дов накопител  6, с отвода 109 элемента 107 задержки поступает на вход 113 одновибратора 112 и запускает его. Импульс, длительность которого устанавливаетс  элементами одновибратора, с выхода 114 этого одновибратора через выход 3 блока 1 управлени  поступает на управл ющий вход 32 стробируемого дешифратора 29. В зависимости от кода адреса, наход щегос  на входах 30 и 31 дешифратора 29, на одном из выходов 33 и 34 его по вл етс  разрешающий потенциал, который через один из входов 12 и 13 выборки накопител  6 поступает на один из входов 92 и 93 выборки микросхем 80 и 81 пам ти в каждом разр де накопител  6. В эти выбранные микросхемы пам ти и происходит запись поступившей информации.

Спуст  врем , необходимое дл  прохождени  входных данных (информационных и контрольных бит) на соответствующие установочные входы 41 и 42 выходного регист5

ра 40 и входы 58 и 59 коптро.ьных разр дов блока 55 коррекции, сигнал с отвода 110 элемента 107 задержки через выход 4 блока 1 управлени  поступает на пор- вый вход 71 элемента 2И 70. На втором входе 72 элемента 2И 70 находитс  разрешающий уровень записи с выхода 68 регистра 66 команд, поэтому сигнал с выхода 73 этого элемента через вход 77 формировател  74 поступает на вход 104 элемента ЗИЛ И

0 102, с выхода 106 которого через выход 79 блока 74 занесени  поступает на управл ющий вход 43 выходного регистра 40 и управл ющий вход 60 блока 55 коррекции. По переднему фронту этого сигнала в выходной регистр 40 и в блок 55 коррекции занос тс  данные, поступившие на их входы.

С выходов 46 и 47 выходного регистра 40 записываемые данные поступают на входы 56 и 57 информационных разр дов блока 55 коррекции и занос тс  в него. В

Q блоке 55 коррекции по поступившим в него информационным данным формируютс  по определенному алгоритму, например коду Хэмминга, ко1 трольные биты и сравниваютс  с контрольными битами, поступившими в блок из накопител  6. По результатам их

5 сравнени  определ етс  правильность трансл ции информации через блок, т.е. целостность информационного тракта, а также исправность входного и выходного регистров. Информаци  о результатах контрол  по вл етс  на выходах 64 и 65 блока 55 кор рекции. Команда записи, поступивша  на вход 61 блока 55 коррекции, запрещает выдачу сигналов коррекции на выходы 62 и 63 этого блока, и, таким образом, информаци  с выходов 48 и 49 выходного регистра 40 поступает на выходы запоминаюп-1его устройства без коррекции, что позвол ет, в случае необходимости, сравнивать в процессоре, который использует предлагаемое запоминающее устройство, записываемую и транслируемую информацию, что дает возможность

0 провер ть информационные цепн.

Сигнал с отвода 1 1 1 элемента 107 задержки через выход 5 блока 1 управлени  поступает на вход 75 формировател  74 и далее на вход 99 элемента 2И 98, но на выход этого элемента он не проходит, так

5 как на входе 100 элемента 2И 98 присутствует запрещающий уровень, поступивший туда с второго выхода 69 регистра 66 команд через вход 76 формировател  74.

Q В режиме «Чтение на входы 21-24 регистра 20 адреса поступает код адреса, но которому производитс  считывание информации , на вход 67 регистра 66 команд поступает команда чтени , на вход 2 блока 1 управлени  поступает сигнал запуска. На вхо5 ды 36 и 37 входного регистра 35 и входы 51 и 52 блока 50 кодировани , а также на вход 78 блока 79 занесени  никаких сигналов не подаетс .

Код адреса заноситс  в регистр 20, где хранитс  весь цикл считывани . С выходов 25 и 26 регистра 20 адреса соответствующие разр ды адреса через входы 14 и 15 накопител  6 поступают на адресные входы 82- 85 микросхем 80 и 81 пам ти всех разр дов . С выходов 27 и 28 регистра 20 адреса разр ды адреса, определ ющие выбор одной микросхемы пам ти в каждом разр де , поступают на входы 30 и 31 строби- руемого дещифратора 29, но на выходах 33 и 34 этого дешифратора сигналы отсутствуют , так как на управл ющем входе 32 стро- бируемого дешифратора 29 нет управл ющего сигнала.

Сигнал чтени  устанавливает регистр 66 команд в положение считывани  (на выходе 68 - запрещающий, а на выходе 69 - разрешающий потенциалы). С выхода 69 регистра 66 команд разрешающий потенциал поступает на вход 76 формировател  74, а с выхода 68 регистра 66 команд запре- щаюнгий потенциал поступает на вход 72 элемента 2И 70, а также на вход 61 блока 55 коррекции и через командный вход 11 накопител  6 - на входы 86 и 87 записи микросхем 80 и 81 пам ти всех разр дов , как запрещающий запись, т.е. разрешающий считывание информации из микросхем пам ти.

В режиме «Чтение входной регистр 35 и блок 50 кодировани  устанавливаютс  в такое состо ние, чтобы обеспечить на их выходах 38, 39 и 53, 54 высокие (разрешающие ) уровни. С выходов 38 и 39 входного регистра 35 разрешаюшие уровни через соответствующие входы 7 и 8 накопител  поступают в те разр ды, которые предназначены дл  хранени  информационных бит. С выходов 53 и 54 блока 50 кодировани  разрешающие уровни через соответствующие входы 9 и 10 накопител  поступают в те разр ды, которые предназначены дл  хранени  контрольных бит.

В каждом разр де накопител  6 высокий уровень поступает на вход 96 элемента 2И 94 и разрешает прохождение считанного сигнала с одного из объединенных выходов 90 и 91 микросхем 80 и 81 пам ти.

Сигнал запуска, поступивший на вход 2 блока 1 управлени , по вл етс  на входе 108 элемента 107 задержки и через врем , необходимое дл  установлени  сигналов адреса, команды на входах микросхем 80 и 81 и высоких уровней на входах 96 элементов 2И 94 всех разр дов накопител  6, с отвода 109 элемента 107 задержки поступает на вход 113 одновибратора 112 и запускает его. Импульс с выхода 114 этого одновибратора через выход 3 блока 1 управлени  поступает на управл ющий вход 32 стробируемого дешифратора 29. В зависимости от кода адреса, наход щегос  на входах 30 и 31 дешифратора 29, на одном из выходов 33 и 34 его по вл етс  разрешающий сигнал, который че

рез соответствующий вход 12 или 13 выборки накопител  6 поступает на один из входов выборки 92 или 93 микросхем 80 и 81 пам ти всех разр дов накопител . По этому сигналу в выбранной микросхеме пам ти каждого разр да начинаетс  считывание информации, котора  через врем , равное времени выборки, поступает на вход 95 элемента 2И 94 с одного из объединенных между собой выходов 90 и 91 выбрапной микросхемы 80 или 81 пам ти. Так как на входе 96 элемента 2И 94 находитс  разрешающий (высокий) уровень, то считанный сигнал, пройд  через элемент 2И 94, по вл етс  на выходе 97 и поступает на информационные входы 88 и 89 всех микросхем пам ти 80 и 81, а также на соответствующие выходы 16-19 данных.

С выходов 16 и 17 данных накопител  6 считанные сигналы (информационной биты) поступают на соответствующие установочные входы 41 и 42 выходного регистра 40, а с вЫ ХОдов 18 и 19 того же накопител , считанные сигналы (контрольные биты) поступают на соответствующие входы 58 и 59 контрольных разр дов блока 55 коррекции.

Сигнал с отвода ПО элемента 107 задержки через выход 4 блока 1 управлени  поступает на первый вход 71 элемента 2И 70, однако дальше этот сигнал не проходит, так как на втором входе 72 этого элемента находитс  низкий (запрещающий ) уровень с выхода 68 регистра 66 команд, наход щегос  в состо нии считывани .

Через врем , равное времени выборки, сигнал с отвода 111 элемента 107 задержки через выход 5 блока i управлени  поступает через вход 75 формировател  74 на вход 99 элемента 2И 98, на входе 100 которого находитс  paзpeuJaющий (высокий) потенциал , поступивший туда с второго выхода 69 регистра 66 команд через вход 76

формировател  74. С выхода 101 элемента 2И 98 сигнал поступает на вход 103 элемента ЗИЛИ 102, с выхода через выход 79 формировател  74 - на управл ющий вход 43 выходного регистра 40 и управл ющий вход 60 блока 55 коррекции .

По переднему фронту поступающего сигнала в выходной регистр 40 и в блок 55 коррекции заноситс  считанна  информаци , находивща с  на их входах. С выходов 46

и 47 выходного регистра 40 считанные данные занос тс  в блок 55 коррекции через его информационные входы 56 и 57. В блоке 55 коррекции из поступивщих туда данных формируютс  по определенному алгоритму контрольные биты и сравниваютс  с

контрольными битами, поступившими в блок из накопител  6. По результатам сравнени  определ етс  правильность считывани  информации, возможность или невозмож

ность ее коррекции. В случае правильного считывани  информации она передаетс  на выходы 48 и 49 выхрдного регистра 40, служащие выходами данных устройства. В случае по влени  корректируемой ошибки сигнал считывани , поступивший на вход 61 блока 55 коррекции, разрешает коррекцию считанной информации путем подачи на выходы 62 и 63 блока 55 коррекции сигналов коррекции, которые поступают на счетные входы 44 и 45 выходного регистра 40 и производ т инверсию информации в разр дах , где находитс  неверна  информаци . На выходах 48 и 49 выходного регистра 40 по вл етс  скорректированна  считанна  информаци , а на выходе 65 блока 55 коррекции по вл етс  сигнал, указывающий на то, что информаци  была скорректирована .

В случае по влени  некорректируемой ошибки на выходе 65 блока 55 коррекции по вл етс  сигнал, указывающий на то, что в информации по вились некорректируемые ошибки.

Б режиме «Хранение на входы 21-24 регистра 20 адреса, на вход 67 регистра 66 команд, на входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 кодировани  могут поступать любые сигналы. Дл  обеспечени  режима «Хранение достаточно на вход 2 блока I управлени  не давать сигнала запуска.

В режиме «Хранение возможна проверка информационных цепей накопител , правильность занесени  транслированных через накопитель данных в выходной регистр 40 и в блок 55 коррекции. Дл  этого необходимо на входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 формировани  подать произвольные данные, на вход 78 формировател  74 подать сигнал «Контроль, а на вход 67 регистра 66 команд-команду записи.

С входа 78 формировател  74 сигнал «Контроль попадает на вход 105 элемента ЗИЛ И 1.02 и с выхода 106 этого элемента через выход 79 формировател  74 поступает на управл ющий вход 43 выходного регистра 40 и на управл ющий вход 60 блока 55 коррекции.

Прохождение входных данных через накопитель , занесение их в выходной регистр и в блок коррекции и проверка всех цепей происходит так же, как и в режиме «Запись, за исключением того, что входные данные не записываютс  в накопитель, так как на входы микросхем пам ти не подаетс  сигнал выборки с выхода стробируемого дещиф- ратора.

Claims (2)

1.Запоминающее устройство, содержащее накопитель, информационные и контрольные входы которого соединены соот5 ветственно с выходами входного регистра и блока кодировани , входы которых  вл ютс  информационными входами устройства, адресные входы накопител  подключены-к выходам младших разр дов регистра адреса,

Q входы которого  вл ютс  адресными входами устройства, а выходы старших разр дов соединены с кодовыми входами дешифратора , выходы которого подключены к входам выборки накопител , управл ющий вход которого соединен с входом блокировки

5 блока коррекции, первым входом элемента И и первым выходом регистра команд, вход которого  вл етс  входом записи устройства, блок синхронизации, вход которого  вл етс  входом пуска устройства, а первый и второй выходы подключены соответственно

к стробирующему входу дешифратора и к второму входу элемента И, информационные выходы накопител  соединены с информационными входами первой группы выходного регистра, информационные входы второй

5 группы которого подключены к выходам первой группы блока коррекции, выходы первой группы выходного регистра  вл ютс  информационными выходами устройства, а выходы второй группы выходного регистра соединены с ин0 формационными входами второй группы блока коррекции, информационные входы первой группы которого подключены к контрольным выходам накопител , входы второй группы блока коррекции  вл ютс  выходами номера сбойного разр да устройства, а один выход

5 блока коррекции  вл етс  выходом типа ошибки устройства, отличающеес  тем, что, с целью повышени  надежности устройства, в него введен формирователь сигнала занесени  данных, первый, второй и третий входы которого соединены соответственно с третьим выходом блока синхронизации, вторым выходом регистра команд и выходом элемента И, четвертый вход  вл етс  входом режима контрол  устройства, а выход подключен к синхровходам выходного регистра

5 и блока коррекции.

2.Устройство по п. 1, отличающеес  тем, что формирователь сигнала занесени  данных содержит элемент И и элемент ИЛИ, причем выход элемента И соединен с первым входом элемента ИЛИ, первый и второй вхо0 ды элемента И и третий и четвертый входы элемента ИЛИ  вл ютс  соответственно первым, вторым, третьим и четвертым входами формировател , а выход элемента . ИЛИ - его выходом.

gif н oSouH. paip.

оши5ки

J4

82.

15

63 J

56.

80

12

90

I I

I I I I till

Ji

85,

87 89.

91 {11,18.13

81

31

73

9d

7 {8,3,10}

59

700

т

101

77

78

т

т

10В

IS

Фиг.З

ФигМ