SU1603440A1

SU1603440A1 - Запоминающее устройство с обнаружением и исправлением ошибок

Info

Publication number: SU1603440A1
Application number: SU884468860A
Authority: SU
Inventors: Елизар Ильич Николаев; Ефим Зиньделевич Храпко
Original assignee: Предприятие П/Я А-1586
Priority date: 1988-08-01
Filing date: 1988-08-01
Publication date: 1990-10-30

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в запоминающих устройствах на многоразр дных интегральных микросхемах. Цель изобретени - повышение надежности устройства за счет обнаружени и исправлени модульных ошибок путем преобразовани их в однократные. Устройство содержит блок кодировани 1, группу 2 N-разр дных модулей пам ти 2.1...2.M+K, блок декодировани 3, группу регистров 4, группу мультиплексоров 5, первый 6 и второй 7 блоки из N групп элементов И, группу элементов ИЛИ 8, дешифратор 9, группу элементов НЕ 10 и блок 11 имитации ошибок. Устройство позвол ет обнаруживать и исправл ть модульные ошибки, возникающие в многоразр дных микросхемах пам ти, проводить диагностику функционировани путем отключени посредством блока имитации ошибок любых модулей пам ти. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в запоминающих устройствах на многоразрядных интегральных микросхемах.

Цель изобретения -- повышение надежности устройства за счет обнаружения и Исправления модульных ошибок путем преобразования их в однократные.

На чертеже приведена блок-схема Предлагаемого устройства.

Устройство содержит блок 1 кодирования, группу 2 модулей памяти, блок 3 декодирования, группу 4 регистров, группу 5 Мультиплексоров, блоки 6 и 7 элементов И, группу 8 элементов ИЛИ, дешифратор 9, группу 10 элементов НЕ и блок 11 имитации Ошибок. На чертеже обозначены: 12 - группа информационных входов: 13 и 14 - группы адресных входов; 15 - группа входов (управления; 16 - группа входов контроля; 17 - группа информационных выходов.

Группа 2 модулей памяти состоит из m+k модулей памяти с η информационными входами и выходами. Группа 5 мультиплексоров 5 содержит m+k мультиплексоров с η информационными входами и η входами управления. Блоки 6 и 7 включают η групп по m+k двухвходовых элементов И. Группа 8 элементов ИЛИ состоит из m+k групп по η двухвходовых элементов ИЛИ.

Блок 1 предназначен для выработки контрольных разрядов к каждому слову •входной информации, которые реализуют информационное резервирование, необходимое для обнаружения и исправления ошибок. В общем случае блок 1 может быть реализован на основе соответствующим образом запрограммированного постоянного полупроводникового запоминающего устройства (ППЗУ). Кодирование может быть осуществлено, например, на основе кода Хэмминга. Каждый модуль 2i памяти представляет собой оперативное запоминающее устройство со структурой 2^Р слов по п разрядов, имеющее η информационных входов и выходов, р адресных входов и входы управления (Запись-считывание, Выборка кристалла). Модуль памяти может состоять из одной или нескольких микросхем, соединенных параллельно соответствующими выводами для увеличения числа п-разрядныхслрв. Каждый модуль 2i памяти содержит η-разрядное слово с разрядами (i; (m+k)+l; 2(m+k)+l; .... n(m+k)+i).

Блок 3 предназначен для обнаружения и исправления ошибок на основе анализа, поступающего на его вход при считывании слова, содержащего избыточную информацию (т основных и к контрольных разрядов). Если представить в виде таблицы все возможные случаи искажения входной информации, то каждому (т+к)-разрядному слову следует поставить исходное гп-раз5 рядное слово и рассматривать последнее как результат исправления ошибок, возникших в запоминающем устройстве. В таблицу следует включить также признаковые разряды, указывающие на наличие ошибки и ее 10 характер (кратность, исправляемость и т.д.).

Таким образом, блок 3 подобно блоку 1 представляет собой функциональный преобразователь, который может быть реализован на основе ППЗУ, запрограмми15 рованного в соответствии с указанной таблицей.

Группа 4 регистров предназначена для временного хранения информации, считанной по определенному адресу, которая 20 представляет собой η слов по m+k разрядов. Хранение осуществляется в регистрах 4.1, 4.2.....4.п, имеющих независимые информационные входы и выходы и общий вход управления (записи), с целью регенерации 25 информации при записи.

Группа 5 мультиплексоров предназначена для выбора одного т+к-разрядного слова, определяемого старшими (младшими) q-разрядами адреса, и передачи этого 30 слова в блок 3. Каждый из мультиплексоров

5.1,5.2,..., 5.m+k коммутирует η информационных входов (направлений) на один выход (одно направление) под действием управляющего кода 1, 2.....п.

Блок 6 предназначен для коммутации (передачи) слова входной информации с контрольными разрядами (m+k-разрядного слова) на соответствующие входы модулей памяти, которые определяются старшими 40 (младшими) q-рэзрядами адреса. Каждая группа 6.1, 6.2.....6.η элементов И управляется одним из выходов 1.2.....η дешифратора 9.

Блок 7 предназначен для регенерации 45 информации: при записи очередного m+kразрядного слова необходимо переписывать остальные (п-1) слов, поскольку запись может производиться только группами по η слов, что связано с организацией модулей 50 памяти 2.1,2.2 2.m+k. Блок 7 передает на информационные входы модулей памяти через группу элементов ИЛИ информацию с регистров 4, блокируя при этом одно из слов, которое замещается подлежащим за55 писи словом, поступающим с блока 6. Группа элементов ИЛИ 8 выполняет функцию объединения информации, поступающей с блоков 6 и 7 в процессе записи нового слова информации и регенерации (перезаписи) (п-1) слов.

Дешифратор 9 в соответствии со старшими (или младшими) q-разрядами адреса, поступающими на его вход, управляет порядком считывания и записи (регенерации) информации.

Группа элементов НЕ 10 инвертирует выходы 1, 2..... η дешифратора 9 с тем, чтобы обеспечить такое управление блоком 7, при котором одно слово информации блокируется.'

Блок 11 предназначен для имитации групповы'· ошибок (неисправностей) при контроле работоспособности (тестировании) запоминающего устройства с целью проверки способности устройства обнаруживать и исправлять ошибки. Блок 11, воздействуя на входы разрешения модулей памяти, позволяет исключать из работы любые модули памяти 2.1, 2.2, ... -2.m+k. Блок 11 подобно блокам 1 иЗ представляет собой функциональный преобразователь, реализуемый в общем случае на основе ППЗУ.

Устройство функционирует следующим образом.

В режиме записи информации, определяемом сигналами на входе 15, поступающее на входы 12.1, 12.2..... 12.m информационное слово, содержащее m двоичных разрядов, сопровождаемое адресным словом, содержащим (p+q) разрядов, дополняется в блоке 1 контрольным словом, содержащим к разрядов в соответствии с требуемым кодовым расстоянием (избыточностью). Режим записи состоит из двух фаз (тактов). В первой фазе производится считывание по адресу р из модулей памяти 2.1, 2.2.....2.m+k и запись считанной информации в группу регистров 4, во второй фазе запись слова, поступившего с информационных входов устройства и дополненного контрольными разрядами, ί модули памяти 2.1, 2.2.....2.m+k с одновременной регенерацией остальных (п-1) слов, которые должны быть записаны одновременно в силу специфической организации модулей памяти 2.1, 2.2..... 2.m+k. Подлежащие записи m+k разрядов записываются как слово, определяемое стапшими (или младшими) q-разрядами адреса, поступающими на вход дешифратора 9. С помощью выходных сигналов дешифратора подлежащее записи слово поступает через блок 6, регенерируемые слова поступают через блок 7, в котором блокируется слово, подлежащее записи с информационных входов.

В режиме считывания информации, определяемом сигналами на входах 15, 13 и

14, производится запись в группу регистров

4, Затем мультиплексоры 5 выбирают одно слово в соответствии со старшими (младшими) q-разрядами адреса на входе дешифратора 9 и передают его на блок 3, который производит обнаружение и исправление ошибок.

В режиме контроля производится проверка работы устройства при различных значениях кода на входах 16. При этом блок 11 производит отключение модулей памяти 2.-1,2.2.....2.m+k в различных комбинациях.

В зависимости от поставленной задачи и значений тик устройство может исправлять ошибки типа выхода из строя любого модуля памяти 2,1, 2.2, ...·, 2.m+k или даже нескольких модулей, выдавая при этом признаковые коды, указывающие на наличие ошибки (неисправности), на ее кратность, исправляемость и т.д.

Таким образов, в предлагаемом устройстве достигается повышение надежности за счет преобразования групповых ошибок, характерных для многоразрядных интегральных микросхем памяти, в однократные, что основано на таком группировании информации в многоразрядных микросхемах памяти, при котором выход из строя одной микросхемы сказывается только на одном основном или контрольном разряде слова. В устройстве объем памяти не зависит от размера исправляемых групповых ошибок.

Claims

Формула изобретения

Запоминающее устройство с обнаружением и исправлением ошибок, содержащее блок кодирования, блок декодирования, дешифратор, группу η-разрядных модулей памяти, входы выборки и записи которых объединены и являются одноименными входами устройства, входы адреса модулей памяти группы объединены и являются входами адреса первой группы устройства, входы адреса второй группы устройства соединены с входами дешифратора, информационные входы устройства соединены с входами блока кодирования, выходы блока декодирования являются информационными выходами устройства, отличающеес я тем, что, с целью повышения надежности устройства, в него введены группа регистров, группа мультиплексоров, первый и второй блоки из η групп элементов И, группа элементов ИЛИ, группа элементов НЕ, блок имитации ошибок, входы которого являются входами контроля устройства, выходы блока имитации ошибок соединены с соответствующими входами разрешения модулей памяти группы, информационные входы устройства и выходы блока кодирования соединены с соответствующими входами первой группы первого блока элементов

Ί

14 каждой группы, входы второй группы которых объединены и соединены с соответствующими выходами дешифратора, входами соответствующих элементов НЕ группы и управляющими входами мультиплексоров группы, выходы которых соединены с входами блока декодирования, выходы первого блока из η групп элементов И соединены с соответствующими входами первой группы элементов ИЛИ группы, входы второй группы которых соединены с выходами второго блока из η групп элементов И, выходы элементов ИЛИ группы соединены с информа ционными входами модулей памяти группы, выходы которых соединены с входами регистров группы, входы записи которых объединены и подключены к входу записи 5 устройства, выходы регистров группы соединены с соответствующими информационными входами мультиплексоров группы, управляющие входы которых объединены и подключены к входам первой группы второ10 го блока элементов И каждой группы, входы второй группы которых объединены и соединены с выходами соответствующих элементов НЕ группы.