SU951399A1 - Устройство дл записи информации в запоминающее устройство - Google Patents

Description

(Б ) УСТРОЙСТВО ДЛЯ ЗАПИСИ ИНФОРМАЦИИ В ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относитс  к вычислительной технике, в частности, к уст ройствам программировани  запоминающего устройства.

Известно устройство, реализующее способ использовани  накопител  с дефектными запоминающими элементами , каждый из которых посто нно находитс  в состо нии - логический ноль или логическа  единица. Устройство записывает И-разр дное информационное слово в накопитель, затем осуществл етс  его контрольное считывание. При отсутствии ошибок цикл записи заканчиваетс . При обнаружении единичной ошибки производитс  запись инвертированного слова , при этом факт инверсии иденти- фицируетс  записью единицы в дополнительный (п+1)-ый индикаторный разр д . В режиме считывани , при наличии единицы в индикаторном разр де , считанное слово инвертируетс  JОднако это устройство не может быть использовано при записи в программируемый накопитель с одноразовой возможностью записи информации.

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  контрол  блоков пам ти, содержащее формирователь кодов адреса и формирователь эталонных сигJO налов f 2 }

Однако это устройство не позвол ет обходить  чейки пам ти в накопителе . При использовании звестного устройства и обнаружении дефектной  чейки вс  микросхема, в накопитель которой осуществл етс  запись , считаетс  непригодной дл  использовани . Также, поскольку дефектна   чейка может по витьс  в конце цикла записи, общее врем  записи информации достаточно велико.

Цель изобретени  - повышение надежности и быстродействи  устройства.

Поставленна  цель достигаетс  тем что устройство записи информации в запоминающее устройство, содержащее схему сравнени , блок управлени , информационные выходы которого подключены к соответствующим входам формировател  адреса и регистра числа , первый управл емый вход блока управлени  и вход формировател  адреса соединены с первой информационной шиной, выходы формировател  адреса подключены к адресным шинам, дополнительно содержит первый и второй коммутаторы, счетчик адреса и дешифратор , четыре элемента ИЛИ, счетчик циклов и счетчик резервных  чеек, первый и второй элементы НЕ и элемент И, причем управл юсцие входы первого и второго коммутаторов подключены к соответствующим выходам дешифратора , а информационные входы коммутаторов подключены к выходу регистра числа и информационным шинам соответственно, а выходы коммутаторов соединены со входами первого и второго элементов ИЛИ соответственно , выходы которых подключены ко входам схемы сравнени , а выход пер вого элемента ИЛИ - к входу первого элемента НЕ, причем выход схемы сравнени  подключен к первому входу счетчика циклов и входу второго элемента Ht, выход которого соединен со вторым входом счетчика циклов и первым входом третьего элемента ИЛИ, второй вход которого под ключен к выходу первого элемента НЕ причем выход третьего элемента ИЛИ подключен к второму входу блока управлени  и первому входу счетчика адреса, а выход счетчика циклов сое динен с управл ющим входом регистра числа, первым входом элемента И и входом счетчика резервных  чеек, вы ход которого подключен к первому вх ду четвертого элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выход элемента коммутатора подключен ко второму вх ду элемента Ио На фиг. 1 представлена схема уст ройства дл  записи в запоминающее устройство , на фиг. 2 по сн етс  принцип переадресации, используемый в устройстве дл  записи. Устройство содержит блок управле ни  1 .формирователь адреса 2, регистр числа 3, счетчик разр дов 4, дешифратор на к входов и у выходов 5

коммутаторы 6 и 7, элементы ИЛИ 8, и 9 схему сравнени  10, элементы НЕ 11 и 12, первый элемент ИЛИ 13, счетчик циклов записи 1, счетчик резервных  чеек 15, схему прерывани  16, состо щую из элементов И 17 и второго элемента ИЛИ 18, программируемое ЗУ 19, .шины сигналов о невозможности обхода отказавшего запоминающего элемента 20.

Claims (2)

1. Выходы блока управлени  1 соединены с формирователем адреса 2, программируемым ЗУ 19, регистром числа 3. Выход формировател  адреса 2 подключен к соответствующему входу ЗУ 19с Регистр числа 3 имеет И разр дов, из которых один  вл етс  индикаторным и служит дл  организации переадресации в случае наличи  дефектного запоминающего элемента. Разр дные выходы регистра числа 3 подключены ко входам коммутатора 6 Выходы коммутатора 6 соединены со входами элемента ИЛИ 8 и разр дными входами программируемого ЗУ 19, выходы которого соединены со входами коммутатора 7 Управл ющие входы коммутаторов 6 и 7 соединены с соответствующими выходами дешифратора 5, входы которого соединены с выходами счетчика 4, Выходы коммутатора 7 подключены ко входам элемента ИЛИ 9, выход которого соединен с первым входом схемы сравнени  10. Выход элемента ИЛИ 8 соединен со вторым входом схемы сравнени  10 и входом элемента НЕ 11. Выход схемы сравнени  10 подключен к элементу НЕ 12 и счетному входу счетчика циклов записи k. Выход элемента НЕ 11 соединен с одним входом элемента ИЛИ 13. Выход схемы НЕ 12 подключен к другому входу элемента ИЛИ 13 и входу установки 8 ноль счетчика циклов записи И Выход элемента ИЛИ 13 подключен к счетному входу счетчика 4 и входу блока управлени  1. Выход счетчика циклов записи Т соединен со входом элемента И 17, входом счетчика резервных  чеек 15, входом установки в ноль счетчика 4 и входом установки в единицу индикаторного разр да регистра числа 3. Выход элемента И 17 подключен к первому входу элемента ИЛИ 18, второй вход которого соединен с выходом сметчика используемых резервных  чеек 15. Выход элемента ИЛИ 18 подключей к шине 20. Выход индикаторного разр да соединен с соответствующими входами формировател  адреса 2 и блока управлени  1. Работает устройство следующим об разом. Формирователь адреса 2 формирует код адреса первой  чейки зоны пам ти , в которую производитс  запись. В регистр числа 3 записываетс  (п-1 разр дное слово, при этом в индикаторный разр д записываетс  ноль. Перед началом записи счетчики 4, Ни 15 сбрасываютс  в ноль. Далее, значение первого разр да регистра числа 3 поступает через коммутатор 6 на вход программируемого ЗУ 19 и элемент ИЛИ 8. На выходе элемента НЕ 11 формируетс  единица, котора  через элемент ИЛИ 13 поступает на счетный вход счетчика k и соответствующий вход блока управлени  1. В блоке управлени  осуществл етс  подсчет единиц. Затем на вход ЗУ 19 и вход элемента ИЛИ 8 поступает значение второго разр да регистра числа 3. Если значение это го разр да равно нулю, то описанный процесс повтор етс . Иначе производитс  запись этого разр да в ЗУ 19. Затем контрольное считывание, Если запись произошла, то на выходе схемы сравнени  формируетс  ноль При записи слова блок управлени  выдает команду формирователю адреса 2 перейти к следующему адресу. Цикл записи, считывание и сравнение могут быть повторены разрешенное число раз - содержимое счетчика циклов записи И, Если при прохождении разрешенного числа циклов записи, з пись данного разр да не происходит, то с выхода счетчика циклов записи поступает сигнал на вход индикаторного разр да регистра числа 3 и устанавливает этот разр д в единицу . Этот же сигнал сбрасывает Ц в ноль. Процесс переадресации  чеек может повтор тьс  столько раз, скол ко  чеек выделено дл  одной зоны па м ти. Подсчет использованных резервных  чеек пам ти ведетс  счетчиком 15. При его переполнении выдаетс  сигнал на вход элемента ИЛИ 18, На шине 20 по вл етс  сигнал, свидетел ствующий о невозможности обхода отказавших запоминающих элементов. Изобретение позвол ет использова 90 микросхем KPSSGRJii вместо tO при использовании прототипа. Также 9 это устройство позвол ет сократить врем  записи в среднем в два раза. Формула изобретени  . Устройство дл  записи информации в запоминающее устройство, содержащее схему сравнени , блок управлени , информационные выходы которого подключены к соответствующим входам формировател  адреса и регистра числа , первый управл емый вход блока управлени  и вход формировател  адреса соединены с первой информационной шиной , причем выходы формировател  адреса подключены к адресным шинам, отличающеес  тем, что, с целью повышени  надежности и быстродействи  устройства, в него введены первый и второй коммутаторы, счетчик адреса и дешифратор, четыре элемента ИЛИ, счетчик циклов и счетчик резервных  чеек, первый и второй элементы НЕ и элемент И, причем управл ющие входы первого и второго коммутаторов подключены к соответствующим выходам дешифратора, а информационные входы коммутаторов подключены к выходу регистра числа и информационным шинам соответственно, а выходы коммутаторов соединены с входами первого и второго элементов ИЛИ соответственно , выходы которых подключены к входам схемы сравнени , а выход первого элемента ИЛИ - к входу первого элемента НЕ, причем выход схемы сравнени  подключен к первому входу счетчика циклов и входу второго элемента НЕ, выход которого соединен с вторым входом счетчика циклов и первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента НЕ, причем выход третьего элемента ИЛИ подключен к второму входу блока управлени  и первому входу счетчика адреса, а выход счетчика циклов соединен с управл ющим входом регистра числа, первым входом элемента И и входом счетчика резервных  чеек, выход которого подключен к первому входу  етвертого элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выход первого коммутатора подключен к второму входу элемента И. Источники информации, прин тые во внимание при экспертизе 1. Патент США № 3768071, кл. ,, опублик, 1972.
2. 2. Авторское свидетельство СССР № б252+9, кл, G 11 С 29/00, 1978 (прототип).

   IHbll

   pajp

   -HepSae цн(р. cjioSo Rmoixte ин(р, c/iofo Tjiein f инф. c/ioSa emSepmoe W( c/oSff

   Пито uHtf. M/ff Шестск uHip aofff.

   ffHpofffai vMM/e разр аы