ненные на.триггерных запоминающих элементах, второй триггер, регистр сдвига, элементы ИЛИ, третий, четвермые входы элементов И п той группы соединены соответственно с выходами первого и второго блоков считывани . 4 тый и п тьш элементы И, четвертую, п тую, шестую и седьмую группы элементов И, причем входы запоминающих элементов столбцов второго накопител подключены соответственно к выходам второго дешифратора, пр мые входысоответственно ко входам первого элемента ИЛИ, входам элементов И третьей и выходам элементов И четвертой группы, а инверсные выходы запоминающих элементов столбцов второго накопител - соответственно к инверсным входам элементов И четвертой группы , выход второго триггера соединен с пр мым входом второго элемента И, в установочный вход - с выходом первого элемента ИЛИ, первым входом третьего элемента И и инверсными входами элементов И п той группы, счетный вход второго триггера подключен к пр мому входу первого элемента И и второму входу третьего элемента И выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к четвертым входам элементов И второй группы, а второй вход - к выходу четвертого и первому входу п того элементов И и первому входу третьего элемента ИЛИ, первый и второй пр мые входы четвертого Элемента И соединены соответственно с выходами первого триггера и сумматора по модулю два, а инверсный входс выходом второго элемента И, установочный вход регистра сдвига подклют; чей к первым входам элементов И щестой группы, инверсному входу третьего элемента ИЛИ, второму входу п того элемента И и вл етс установочным входом устройства, выход третьего элемента ИЛИ подключен к первым входам элементов И четвертой группы, вторые входы которых соединены соответственно с выходами элементов И шестой труппы, выход п того элемента И подключен к счетному входу регистра сдвига и первым входам элементов И седьмой группы, вторые вхо;ц 1 .которых соединены с выходами регистра сдвига соответственно, а входы - соответственно со счетными входами запоминакшщх элементов строк третьего накопител , выходы запоминайзщиж элементов столбцов которого подключены соответственно ко вторым входам элементов И шестой группы, пр а выходы - со входами четвертого эле мента ИЛИ, выход которого подключен ко второму входу выходного блока. На чертеже изображена структурна схема предлагаемого устройства. Устройство содержит первый накопитель 1 матричного типа, выполненны на триггерньк запоминающих элементах 2, первый дешифратор 3, вл ющийс дешифратором адреса слова, первый 4 и второй 5 блоки считывани с информ ционными 6 и управл ющими 7 входами, первую 8 и вторую 9 группы элементов И, второй дешифратор 10, выходной блок « 1 , второй накопитель 12, вьшол ненный на триггерных запоминак цих элементах 13, третью группу элементо И 14, выполн ющих функции дешифратора обращени , первый триггер 15, первый 16 и второй 17 элементы ИЛИ, четвертую группу элементов И 18, вто рой триггер 19. первый 20, второй 21, третий 22, четвертый 23 и п тый 24 элементы И, третий 25 и четвертый 26 элементы ИЛИ, сумматор 27 по модулю два, п тую 28, шестую 29 и сед мую 30 группы элементов И, регистр 31 сдвига, третий накопитель 32, выполненный на триггерных запоминающих элементах 33, первый 34 и второй 35 Заправл ющие, информационный 36 и ус ,тановочный 37 входы. Первый триггер 15 вл етс JK-триг гером, а второй триггер 19 RS-триггером . Входы запоминающих элементов 2 строк первого накопител 1 соединены соответственно с выходами первого дешифратора 3, Пр мые выходы заломинанщих элементов 2 столбцов первого накопител 1 подключены соответственно к информационным входам 6 первого 4 и второго 5 блоков считьшани и выходам элементов И пер вой 8 и второй 9 Групп, а инверсные выходы - к инверсным входам элементов И 8 первой и 9 второй групп. Сче ньш вход первого триггера 15 вл етс первым управл ющим входом 34 устройства и соединен с пр мым входом первого 20 и инверсным входом второго 21 элементов И. Выход первого элемента И 20 подключен к первым входам элементов И первой группы в. Выходы элементов И третьей группы 14 соединены соответственно с первьгми входами элементов И второй группы 9 и управл н димн входами второго блока 5 считывани . Выход первого блока 4 считывани подключен к первому входу сумматора 27 по модулю два, второй вход которого вл етс информационным входом 36 устройства и соединен с J, К и R входами первого триггера 15 и вторыми входами элементов И первой В и второй 9 групп, третьи входы которых подключены к первому входу выходного блока I1, входам первого 3 и второго 10 дешифраторов и вл ютс вторым управл ющим входом 35 устройства. Входы запоминающих элементов 13 столбцов второго накопител 12 подключены соответственно к выходам второго дешифратора 10, пр мые выходы - соответственно ко вхрдам первого элемента ИЛИ 16, входам элементов И 14 третьей группы и выходам элементов И 18 четвертой группы . Инверсные выходы запоминающих элементов 13 столбцов второго накопител 12 подключены соответственно к инверсным входам элементов И 18 четвертой группы, -Выход второго триг гера J 9 соединен с пр мым входом второго элемента И 21, а установочный вход - с выходом первого элемента ИЛИ 16, первым входом третьего элемента И 22 и инверсными входами элементов И 28 п той/группы. Счетный вход второго триггера 19 подключен к пр мому входу первого элемента И 20 и второму входу третьего элемента И 22, выход которого соединен с первым входом второго элемента ИЛИ 17. Выход второго элемента ИЛИ 17 подключен к четвертым входам элементов И 9 второй группы, а второй входк выходу четвертого 23 и первому входу п того 24 элементов И и первому входу третьего элемента ИЛИ 25.- Первый и второй пр мые входы четвертого элемента И 23 соединены соответственно с выходами первого триггера 15 и сумматора 27 по модулю два, инверсный вход - с выходом второго элемента И 21. Установочный вход регистра 31 сдвига подключен к первым входам элементов И 29 шестой группы , инверсному входу третьего элемейта ИЛИ 25, второму входу п того элемента И 24 и вл етс установоч- ным входом 37 устройства. Выход третьего элемента ИЛИ 25 подключен к первым входам элементов И 18 четвертой группы, вторые входы которых соединены соответственно с выходами элементов И 29 шеетой.группы. Выход п того элемента И 24 подключен к счетиому входу регистра 31 сдвиге 7 и первым входам элементов И 30 седьмой группы, вторые входы которых соединеггы с выходами регистра 3 сдвига, соответственно, а входы соответственно со счетными входами запоминающих элементов 33 строк третьего накопител 32, выходы запомина ющих элементов 33 столбцов которого подключены соответственно к вторым входам элементов И 29 шестой группы. Вторые входы элементов И 28 п той группы соединены соответственно с выходами первого 4 и второго 5 блоков считьшани , а выходы - со входам четвертого элемента ИЛИ 26,- вьгход которого подключен ко второму входу выходного блока Г, Количество строк (слов 0 третьем накопителе 32 и разр дность регистра 31 сдвига равны количеству исправ л емых разр дов накопител 1, предус мотренному при создании устройства. Количество слов во втором накопителе 12 и разр дов (столбцов в третьем н копителе 32 равны (r+l), Устройство работает следующим образом , В исходном состо нии все запоминающие элементы 13 второго накопител 12устанавливаютс в нулевое состо ние нулевым сигналом, с установочного входа 37 через элементы И 29 шестой группы. При этом единичный си нал на выходе третьего элемента, ИЛИ держит открытым элементы И. J8 четвер той группы, а регистр 31 сдвига по установочному входу заноситс информ ци 10...0. При изготовлении в запоминающие элементы 33 третьего накопител заноситс посто нна информаци в зависимости от числа исправл емых разр дов первого накопител 1, При записи информации на информационные входы 36 устройства подаютс сигналы записи, а на первый 34 и вто рой 35 управл ющие входы - сигналы разрешени и управлени . При этом происходит возбуждение выходов первого 3 и второго Ю дешифраторов в соответствии с кодом адреса, ВозЗужденный выход первого дешифратора 3 подключает запоминающие элементы 2 первого накопител 1 выбранного слова к информационным входам б блоков 4 и. 5 считывани , а возбужденный выход второго дешифратора 10 подключает запоминающие элЕменты 13выбранного разр да второго накопител 32 к первому элементу ИЛИ 16 4 и входам элементов И I4 третьей группы . При этом, если опрашиваетс разр д первого накопител I, где S предыдущих тактах работы не было дефектных запоминающих элементов 2, то в запоминающих элементах 13 второго накопител )2 хранитс число 0...0. Тогда на выходе первого элемента ИЛИ 16 находитс нулевой сигнал, который записываетс дл хранени во второй триггер 19, устанавливает на выходе третьего элемента И 22 нулевой сигнал и открывает первый элемент И 20. При этом сигнал разрешени записи на первом управл ющем входе 34 открывает элементы И 8 первой группы дл записи входной информации в запоминающий элемент 2 первого накопител J, наход щийс на пересечении выбранного слова (строки) и разр да (столбца). В то же врем нулевой сигнал с выхода первого триггера 15 поступает через четвертый элемент И 23 на-второй вход второго элемента ИЛИ 17, на выходе которого будет йулевой сигнал, удерживан дий элемент И второй группы 9 в закрытом состо нии. При.сн тии сигнала разрешени записи, запись информации в перый накопитель J прекращаетс и лроисходит контрольное считывание записанной информации с зыбраннаго запоминающего элемента 2 первого накопител 1 и сравнение ее на сумматоре 27 по модулю два с входной информацией, пост шающей с информационного входа 36, Нар ду с этим, при сн тии сигнала |)азрешени записи на выходе первого триггера 15 по вл етс единичный сигнал , который открьшает четвертый элемент И 23, Тогда, если опрашиваетс исправный запоминающий элемент 2 первого накопител 1, на выходе сумматора по модулю два 27 и. выхода четвертого элемента И 23 будет нулевой сигнал, который закрывает элементы И 18 четвертой группы и 30 седьмой К сдвигу ингруппы , но не приводит сдвига. На выформации в регистре 31 ходе второго элемента ИЛИ 17 устанавливаетс нулевой сигнал, удерживающий элементы И 9 второй группы в закрытом состо нии, В случав, если опрашиваетс дефектный запоминающий элемент 2, на выходе сумматора 27 по модулю два и выходе четвертого элЕнента И 23 по вл етс единичный сигнал. 9. который, проход через второй 37 и третий 25 элементы ИЛИ и элемент И 28 п той группы открывает элементы И 9 второй, 18 четвертой и 30 седьмой групп. Тем самьм, при первоначальном обнаружении дефектного запоминающего элемента 2 первого накопител 1 опрашиваетс перва строка третьего накопител 32, ; посколъку а регистре 31 сдвига хранитс число 10...0. Хранимое в третьем накопителе 32 число перезаписываетс в запоминакнцие элементы 13 опрашиваемого разр да второго накопител 2би одновременно, поступа на входы элементов И 14 третьей группы открывает один из элементов И 9 второй группы. При этом происходит запись информации с информационного входа 36 в запоминающий элемент 2 первого накопител , управл емый элементом И 9 второй группы. После сн ти сигнала записи на выходе первого триггера 15 по вл етс нулевой сигнал, который, проход через п тый элемент И 24 сдвигает на один разр д информацию в регистре 3t сдвига После этого в регистре 31 сдвига хра нитс число 010...0. Если в следующих тактах работы устройства опрашиваетс второй дефектный запоминающий элемент 2 из другого разр да первого накопител 1, то работа уст- ройства происходит аналогично описан ному выше, но в запоминающие элемент 13 этого разр да второго накопител 12 записьшаетс число : хранимое во второй строке третьего накопител 32. Поскольку это число отличаетс от числа, хранимого в первой строке третьего накопител 32, информаци заноситс во второй разр д запоминающих элементов 2 первого накопител 1, управл емых элементами И 9 второй группы. Информаци в регистре 31 сдв га при этом сдвигаетс еще иа один разр д, . в нем хранитс число 0010...0. Если же при записи информации опр шиваетс разр д первого накопител 1, содержащий дефектный элемент 2, обращение к которому уже происходило р предыдущих тактах, что определв г етс наличием единичного сигнала в запоминающий элементах 13 второго на копител 12, то на выходе первого эл мента ИЛИ 16 по вл етс единичный си нал , который, проход через вивер тирукшщй вход первого элемеита И 20, 10 закрывает элементы И В первой груп пы, а проход через третий элемент И 22 открывает элементы И 9 второй группы дл записи входной информации в запоминак дие элементы первого накопител 1. После сн ти сигнала разрешени записи на первом управл ющем входе 34 закрыты .элементы И 9 второй, 18 четвертой и 3D седьмой групп, а информаци в регистре 31 сдвига сохран етс без изменени . В режиме считьшани также выполн етс контроль запоминающих элементов 2 первого накопител 1. Если в режиме считывани опрашиваетс дефектный запоминающий элемент 2, управл емый элементом И 8 первой группы первого накопител 1, то в запоминающих элементах 13 соответствующего разр да второго накопител , хранитс число, отличное от нул , и на выходе первого элемента ИЛИ 16 устанавливаетс единичный сигнал. При этом на выходе соответствукнцего элемента И 14 трегьей группы по вл етс единичный сигнал опроса разр да первого накопител 1, управл емого элементами И 9 второй грулпы. В результате на вьпсоде второго блока 5 считьтани по вл етгс сигнал, который, пройд через один из элементов И 28 п той группы, четвертый элемент ИЛИ 26 и выходной блок 1I, по вл етс на выходе устройства . Технико-экономическое преимущество описьшаемого устройства заключаетс в том, что в нем отсутствуют плавкие- св зи запоминающих элементов с разр дными шинами накопител , и; исключены задержки сигналов при коррекции двух и более ошибок в наопителе , за счет чего существенно повьшено быстродействие. Формула изобретени Запоминающее устройство с самоонтролем , содержащее первый накоитель матричного типа, выполненный а триггерных запоминающих элементах, ешифраторы, блоки считывани , сум- атор по модулю два, первый триггер, руппы элементов ,И, элементы И и ыходной блок, причем входы запомиающих элементов строк первого иаопител соединены с выходами первоо дешифратора, пр мые выходы запоминающих элементов столбцов первого накопител подключены соответственно к информационным входам блоков считывани и выходам элементов И первой и второй групп, а инверсные выходы - к инверсным входам элементов И первой и второй групп, счетный вход первого триггера вл етс первым управл ющим входом устройства и соединен с входом первого и инверсным входом второго элементов И, выход первого элемента И подключен к первым входам элементов И первой группы , выходы элементов И третьей rpjmпы соединены соответственно с первыми входами элементов И второй группы и управл ющими входами второго блока считывани , выход первого блока считывани подключен к первому входу сумматора по модулю два, второй вход которого вл етс информационным входом устройства и соединен с J, К и R входами первого триггера и вторыми входами элементов И первой и второй групп, третьи входы которых подключены к первому входу выходного блока, входам дешифраторов и вл ютс вторым управл кнцим входом устройства, выход выходного блока вл етс выходом устройства, отличающеес тем, то, с целью повышени быстродействи устройства, оно содержит второй и. третий накопители матричного типа, выполненные на триггерных запоминающих элементах, второй триггер, регистр сдвига, элементы ИЛИ, третий, четвертый и п тый элементы И, четвертую , п тую, шестую и седьмую груп пы элементов И, причем входы запоминающих элементов столбцов второго накопител подключены соответственно к выходам второго дешифратора, пр мые входы - соответственно ко входам первого элемента ШШ, входам Элементов И третьей группы и; выходам элементов И четвертой группы, а инверсные выходы запоминающих элементов столбцов второго накопител соответственно к инверсным входам элементов И четвертой группы, выход второго триггера соединен с пр мым входом второго элемента И, а установочный вход - с выходом первого элемента ШШ, первым входом третьего элемента И и инверсными входами элементов И п той группы, счетный вход второго триггера подключен к пр мому входу первого элемента И и второму входу третьего элемента И, вход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к четвертым входам элементов И второй группы, а второй вход к выходу четвертого и первому входу п того элементов И и первому входу третьего эле1М.ента ИЛИ, первый и пр мые входы четвертого элемента И
соединены соответственно с выходами первого триггера и сумматора по модулю два, а инверсный вход - с выходом второго элемента И, установочный вход регистра сдвига подключен к
первым входам элементов И шестой группы , инверсному входу третьего эле- о мента ИЛИ, второму входу п того элемента И и вл етс устаиовочньм входом устройства, выход третьего элемента ИЛИ подключен к первым входам элементов И четвертой группы, вторые входы которых соединены соответствен но с выходами элементов И шестой группи , выход п того элемента И подключен
к счетному входу регистра сдвига Q первым входам элементов И седьмой группы, вторые входы которых соединены с выходами регистра сдвига, соответственно , а входы - соответственно со счетными входами запоминающих элементов строк третьего накопител , выходы запоминающих элементов столбцов которого подключены соответственно ко вторым входам элементов И шестой группы, пр мые входы элементов И п той группы сойдинены соответственно с выходами первого и второго,блоков считывани , а выходы - со входами четвертого элемента ИЖ, выход которого подключен ко второму входу выходного блока.
Источники информации, прин тые во внимание лри экспертизе :1. Микроэлектроника. Сб. статей под ред. Ф.А,Лукина. Сов. радио,
вьш„ 5, 1972, с. 123-150.
2, Авторское свидетельство СССР 649044, кл. G 1 С 29/00, 1975 (прототип).