SU1288758A1

SU1288758A1 - Запоминающее устройство с контролем информации

Info

Publication number: SU1288758A1
Application number: SU843693027A
Authority: SU
Inventors: Михаил Александрович Иванов
Original assignee: Московский Инженерно-Физический Институт
Priority date: 1984-01-23
Filing date: 1984-01-23
Publication date: 1987-02-07

Abstract

Изобретение относитс к области вычислительной техники, может быть использовано дл построени буферных запоминающих устоойств (ЗУ) или устройств отображени информации и обеспечивает расширение функциональных возможностей за счет обеспечени контрол ЗУ при его работе в реальном масштабе времени. Устройство содержит блок 1 пам ти, блок 2 управлени , коммутатор 3 сигнатурный анализатор 4, элемент И 5, регистр 6, элемент 7 задержки, блок 8 сравнени , элемент И 9, инди- g ю 00 00 -vj ел оо фиг}

Description

катор 10. Сигнатурный анализатор 4 содержит блок 14 делени по модулю с , N блоков 15 умножени по модулю „L i К блоков 16 сложени по моду1288758

лю пр GF ра

1

Изобретение относитс к вычислительной технике, а именно к запоминающим устройствам (ЗУ) с контролем правильности хранени информации , и может быть использовано дл построени буферных ЗУ или устройств отображени информации.

Цель изобретени - расширение функциональных возможностей за счет обеспечени контрол ЗУ при его работе в реальном масштабе времени.

На фиг.1 представлена структурна схема ЗУ с контролем информации; на фиг. 2 - структурна схема блока управлени ; на фиг. 3 - структурна схема сигнатурного анализатора дл на фиг. 4 - временные диаграммы работы устройства.

Устройство содержит блок 1 пам ти блок 2 управлени , коммутатор 3, сигнатурный анализатор 4, элемент И 5, регистр 6, элемент 7 задержки, блок 8 сравнени , элемент И 9, индиктор 10, информационные входы 11, тактовый вход 12 и выходы 13. Сигнатурный анализатор 4 содержит блок 14 делени по модулю . , N блоков 15 умножени по модулю oL , к блоков 16 сложени по модулю ot и N регистров 17 (гд 2 N - степень примитивного многочлена над полем GF(dt. ); К -... Г

Cfogfi

где п -разр дность чеек блока 1 пам ти ) .

Блок 2 управлени (фиг.2) содержит генератор 18 импульсов, элемент И 19, элемент 2И-ИЛИ 20, счетчик 21 адреса, дешифратор 22, элемен 23 задержки, первый триггер 24, второй триггер 25 и формирователь 26,

Устройство работает следующим образом.

Перед началом работы все последо- вательностные элементы устройства, за исключением регистра 6, состо ние которого безразлично, устанавливаютлю б(. и N регистров 17 (N - степень примитивного многочлена над полем GF(oC ); К ,oL, гле п - разр дность чеек блоков 1 пам ти).4 ил.

5

0

5

0

5

0

5

с в нулевое состо ние. Цепи начальной установки не показаны. Нулевое состо ние триггера 24 определ ет режим записи информации в блок 1 пам ти . Приход каждого i-ro тактового импульса (i 1 , m, m - количество двоичных наборов, поступающих на входы 11, подлежащих записи в блок 1) вызывает по вление на выходе формировател 26 сигнала, осуществл ющего запись i-ro двоичного набора в чейку, адрес которой определ етс счетчиком 21.

Нулевое состо ние триггера 24 определ ет прохолдение на выходы коммутатора 3 данных с входов 11,

устройства, которые поступают в сиг- натурный анализатор 4, осуществл ющий их свертку по закону примитивного многочлена. Состо ние счетчика 21 измен етс по заднему фронту сигнала с выхода элемента 2И-ИЛИ 20. Последний т-й тактовый импульс, по вл ющийс на выходе дещифратора 22, пройд через элемент 23 задержки, устанавливает в состо ние 1 триггер 24. Сигнал с выхода элемента И 5 переписывает полученную в регистрах 17 сигнатуру в регистр 6, после чего сигнал с выхода элемента 7 задержки устанавливает регистры 17 в состо ние 000...О. Единичное состо ние триггера 24 определ ет режим считывани содержимого чеек блока 1 пам ти. По заднему фронту сигнала с вы ,

хода генератора 18 триггер 25 усТа- . навливаетс в состо ние 1, после чего с выхода элемента И 19 начинают поступать импульсы считывани , которые, пройд через элемент. 2И-ИЛИ 20 на вход формировател 26, вызывают по вление на выходе последнего сигналов, осуществл ющих считьшание содержимого чеек блока 1 пам ти по адресам, определ емым состо нием счетчика 21.

В режиме считывани на выходах коммутатора 3 по вл етс уже информаци с выходов блока 1 пам ти. Последний т-й импульс считывани вызывает по вление сигнала на выходе элемента И 9, по которому происходит сравнение полученной сигнатуры с сигнатурой , полученной при записи информации , В случае несовпадени сигнал с выхода блока 8 сравнени поступает на индикатор 10, который осуп ществл ет индикацию признака несовпадени . Триггер 24 устанавливаетс в О, сигнал с выхода элемента 7 задержки устанавливает в состо ние 0...0 регистры 17. Таким образом, устройство готово к приему следующего массива информации.

Структура формировател 26 определ етс типом используемого ЗУ. Так,20 возможностей за счет обеспечени

например, в случае использовани БИС ЗУ 155РУ1 формиррватель 26 осуществл ет выдачу на блок 1 пам ти сигналов WE - запись/считывание и СЕ - выборка кристалла, формиру их по длительности и амплитуде.

Рассмотрим работу блоков, осуществл ющих свертку поступающей информации по закону примитивного многочлена . На фиг. 3 рассмотрен простейший частный случай, когда . Цепи установки в исходное состо ние не показаны . Блоки 15 осуществл ют умножение на величину с( , j 1 JN, блок 14 делени - деление на величину а . Разр дность регистров 17 равна Hog ot . При отсутствии сигналов на контролируемых входах дл двоичнос --ричного числа дл выходных сигналов блока 14 можно записать:

...t- .

а.

-P-W,

где сложение и умножение осуществл ютс по модулю четьфе; D - оператор задержки наЫ тактов. После неслож- ных преобразований получим

...4-a.|D -t-.-.Q,) -&„) О ,

т.е. характеристический многочлен схемы, показанной на фиг. 3, имеет вид

м

Т(Х)-а ;( V.

Q,X + a

Подобрав соответствующим образом коэффициенты а-, и Q.(, можно получить неприводимый многочлен макси- Мсшьного периода.

Блоки 14-16 представл ют собой комбинационные схемы, которые стро тс на основе соответствующей им таблицы истинности. Возможна их реализаци на основе ПЗУ.

Claims

Формула изобретени

Запоминающее устройство с контролем информации, содержащее блок пам ти, блок управлени и сигнатурный анализатор, причем информационные входы и тактовьм вход устройства соединены соответственно с информационными входами блока пам ти и с тактовым входом блока управлени , отлич.ающеес тем, что, с целью расширени функциональных

5

0

5

контрол ЗУ. при его работе в реальном масштабе времени, оно дополнительно содержит коммутатор, блок сравнени , регистр, два элемента И, элемент задержки и индикатор, причем адресные и управл ющие входы блока пам ти подключены к выходам управлени пам тью блока управлени , информационные входы соединены с первой группой входов коммутатора, а выходы , вл ющиес выходами устройства, соединены с второй группой входов коммутатора, выходы которого подключены к информационным входам сигна5 турного анализатора, управл ющий вход коммутатора соединен с первым входом первого элемента И и с выходом выборки режима блока управлени , установочный выход которого соединен с вторыми входами первого и второго элементов И и через элемент задержки с установочным входом сигнатурного анализатора,тактовый выход устройства управлени соединен с тактовым входом сигнатурного анализатора, а выход разрешени запоминани сигнатуры - с первым входом второго элемента И, выход которого соединен с управл ющим, входом регистра, входы которого соединены с выходами сигнатурного анализатора и с первой группой входов блока сравнени , втора группа входов которого подключена к выходам регистра, уп5 равл ющий вход блока сравнени соединен с выходом первого элемента И, а вьтхЪд - с входом индикатора.

0

0

« S «

CM CM еч

I I I I I I

nj §

S

Редактор В. Петраш

Составитель С. Сушко

Техред В.Кадар Корректор А. Т ско

Заказ 7813/50Тираж 611Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4