SU1010651A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, соде ржащее блок пам - ти, информационные входы которо;го подключены к выходам регистра ввода, а выходы - к входам регистра вывода, выходы которого соединены с входами блока контрол , выход которого под ключен к входу генератора тактовых сигналов, и счетчики, причем вход первого счетчика соединен с выходом генератора тактовых сигналов, а один из выходов - с входом второго счетчика , выходы которого и другие выходы первого счетчика подключены к адресным входам блока пам ти, о т л н ч а ю t.e е с   тем, что, с целью повышени  надежностиустройства, в него введены триггеры, элементы И и элемент ИЛИ, входы которЬго подключены к выходам первого в второго элементов и соответственно, а выход, сог Ъдинен со счетным входом -первого триггес а,пр мой выход которого подключен к входу регистра ввода,а установочные входы соединены соответственно с входами второго триггера,пр мой и инверснь1й выходы которого подключены к первым входам первого и второго элементов И соответственно, причем второй вход первого элемента г1 соединен с выходом генератора тактовых сигналов, второй вход второго элемента И подключен к -выходу первоС го счетчика,входы второго триггера гвл ютс  соответственно первьм и BTOf ьм управл ющими-входами устройства. В

Description

Изобретение относитс  к запоминающим устройствам. (ЗУ) и может быт применено в цифровых вычислительных устройствах, в частности в системах числового программного управлени . , Известно запоминающее устройство с самоконтролем, содержащее запомин ющую матрицу, адресный блок и блок формировани  данных, подключенные к блоку управлени , счетчик, регистры и схему сравнени  1. Недостатком данного устройства  вл етс  невозможность проверки исправности электронного обрамлени  запоминающих матриц. Наиболее близким техническим реше нием к предлагаемому  вл етс  запоми нающее устройство с самоконтролем, содержащее запоминающую матрицу, соответствующие входы которой соединены с выходами дешифратора адреса и регистра ввода, а выходы - с входами регистра вывода, выходы которого сое дины со входами блока контрол , выход блока контрол  подключен к входу генератора тактовых импульсов, выход которого подключен к входу счетчика адреса, выходы которого соединены с соответствующими входами дешифратора адреса 21. Недостатком этого устройства  вл етс  невозможность определить .неисправность , дешифраторов адресов строк и столбцов, что снижает надежность устройства. Цель изобретени  - повышение надежности устройства, а также повышение достоверности диагностического контрол  запоминающих матриц. Поставленна  цель достигаетс  тем что в запоминающее устройство с самоконтролем , содержащее блок пам ти, информационные входы которого подклю чены к выходам регистра ввода, а выходы - к входам регистра вывода, выходы которого соединены с входатии блока контрол , выход которого подключен к входу генератора тактовых сигналов, и счетчики, причем вход первого счетчика соединен с выходом .генератора тактоззых сигналов, а один из выходов - с входом второго счетчи ка, выг4оды которого и другие вь1ходы первого счетчика подключены к адресным входам блока пам ти, введены триггеры, элементы И и элементы ИЛИ, входы которого подключены к выходам первого и второго элементов И соответственно , а выход соединен со счет ным входом первого генератора, пр мо выход которого подключен к входу ре ,гистра ввода, а установочные входы соединены соответственно с входами второго триггера, пр мой и инверсный выходы которого подключены к первым входам первого и второго элементов И соответственно, причем второй .вход первого элемента И соединен с выходом генератора тактовых сигналов,вто1рой вход второго элемента И подключен к выходу первого счетчика,входы второго триггера  вл ютс  соответственно первь1м и вторым управл ющими входами устройства. На чертеже приведена структурна  схема устройства. Предлагаемое устройство содержит регистр 1 ввода, блок 2 пам ти со встроенными дешифраторами 3 адресов строк и столбцов,регистр 4 вывода,генератор 5 тактовых сигналов,первый б и второй 7 счетчики,предназначенные дл  формировани  адресов строк и адресов столбцов соответственно, блок 8 контрол , первый 9 и второй 10 триггеры , элемент ИЛИ 11. На чертеже обозначены первый 12 и второй 13 управл ющие входы устройства. Устройство содержит также первый 14 и второй 1-5 элементы И. Устройство работает следующим образом . Устройство обеспечивает формирование четырех тестовых кодов. Дл  проверки запоминающих  чеек в режиме контрол  на входы 12 и 13 поступают в противофазе логические сигналы 1 и О. В зависимости от комбинации фаз на входах 12 и 13, на выходе триггера 9 устанабливаетс  сигнал логической 1 или логического О, который при работе генератора 5 записываетс  в запоминающую матрицу блока 2 пам ти. Дл  проверки встроенных дешифраторов 3 на входы 12 и 13 с небольшой задержкой относительно друг друга подаютс  сигналы логической 1. При этом разрешаетс  работа триггера 9 по счетному входу. Триггер 10 запоминает последовательность поступлени  сигналов по входам 12 и 13 и в соответствии с этим через элемент ИЛИ 11 на счетный вход триггера 9 поступают сигналы либо с выхода генератора 5, либо с выхода счетчика 6. Триггер 9 будет мен ть свое состо ние либо по каждому сигналу от генератора 5, либо по каждому сигналу переполнени  счетчика 6. В блок 2 пам ти запишетс  тестовый код, причем 1 и О в запоминающих  чейках будет чередоватьс  либо по строкс1М, либо по столбцам, т.е. в первом случае четные строчки 1, нечетные О, во втором - четные столбцы 1, нечетные О. Проверка исправности блока 2 пам ти и дешифраторов 3.осуществл етс  путем считывани  контрольных тестов при помощи блока 8. При обнаружении ошибки сигнал с выхода блока 8 блокирует работу генератора 5. Технико-экономическое преимущество предлагаемого устройства заключаетс  в том, что оно позвол ет вы вить не .исправности не только запоминающих  чеек, но их электронного обрамлени  - деошфраторов строк и столбцов, за счет чего обеспечиваетс  его более :высока  надежность по сравнению с прототипом.

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее блок памяти , информационные входы которого подключены к выходам регистра ввода, а выходы - к входам регистра вывода, выходы которого соединены с входами блока контроля, выход которого подключен к входу генератора тактовыхсигналов, и счетчики, причем вход первого счетчика соединен с выходом генератора тактовых сигналов, а один из выходов - с входом второго счетчика , выходы которого и другие выходы первого счетчика подключены к ^адресным входам блока памяти, о т л ичаюЩееся тем, что, с целью повышения надежности'устройства, в него введены триггеры, элементы И и элемент ИЛИ, входы которого подключены к выходам первого и второго элементов И соответственно, а выход, соединен со. счетным входом 'Первого триггера,прямой выход которого подключен к входу регистра ввода,а установочные входы соединены соответственно с входами второго триггера,прямой и инверсный выходы которого подключены к первым входам первого и второго элементов И соответственно, причем второй вход первого элемента И соединен с выходом генератора тактовых сигналов, второй вход второго элемента И подключен к -выходу первого счетчика,входы второго триггера шляются соответственно первым и вто^ >ым управляющими·входами устройства.

   ΙδΟΟΙΟΓ

   1010.651