SU951406A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

Изобретение относитс  к запоминающим устройствам.. Известно запоминающее устройство, выполненное в виде большой интеграль ной схемы С,БИС) информационной емкостью , например, 16 К одноразр дных слов 1. Недостатком этого запоминающего устройства  вл етс  отсутствие в нем возможности самоконтрол  и самовосстановлени  D случае возникновени  дефектов. Наиболее близким техническим решением к изобретению  вл етс  запоминающее устройство с самоконтролем, содержащее накопитель, регистры адре са и числа и блок контрол  на четность л. Недостатком этого устройства  вл  етс  то, что в нем не происходит исправление обнаруженных ошибок, что снижает надежность устройства. Цель изобретени  - повышение надежности устройства за счет использовани  имеющейс  информационной избыточности кристаллов серийных БИС. , Поставленна  цель достигаетс  тем, что в запоминающее устройство с самоконтролем , содержащее накопитель, адресные входы которого подключены к выходам регистра адреса, а выходы - , ко входам регистра числа и блока контрол  на четность, введены Лормирователь сигналов ошибки, контрольный регистр , первый триггер, первый элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, причем управл ющие входы накопител  подключены к выходам первого триггера и первого элемента ИЛИ, одни из входов которых соединены со входом второго элемента задержки, а другие объединены и  вл ютс  управл ющим входом устройства , входы формировател  сигналов ошибки подключены соответственно к выходам второго элемента задержки и блока контрол  на четность, управл ющем входу устройства и выходом контрольного регистра, информационные входы которого соединены с выходами накопител , а управл ющий вход подключен к управл Ю14ему входу устройства, а также тем, что формирователь сигналов ошибки содержит элементы ИЕ-ИЛИ, И, НЕ-И, НЕ, второй элемент ИЛИ, второй триггер и третий элемент задержки, причем выход элемента НЕ-ИЛИ подключен к одному из входов элемента И, другие входы которого соединены с одним из выходов триггера и первым входом первого элемента НЕ-И, второй вход которого подключен к выходу элемента НЕ и одному из входов второго элемента НЕ-И, другой вход которого соединен с выходом третьего элементазадержки , выходы элементов НЕ-И подключены ко входам второго элемента ИЛ выход которого соединен с одним из входов второго триггера, другой вход которого соединен со входом третьего элемента задержки, входы элементов НЕ-ИЛИ, элемента НЕ и третьего элемента задержки и первый вход nepao го элемента НЕ-И  вл ютс  входами фор мировател , выходами которого  вл ютс  выход элемента И и другой выход второго триггера. На фиг. 1 изображена структурна  схема запоминающего устройства с само контролем; на фиг. 2 - структурна  схема формировател  сигнала ошибки. Устройство (см. фиг. 1) содержит накопитель 1 с информационной емкостью не менее чем в два раза превышающей требуемую дл  решени  задач системы , регистр 2 адреса, регистр 3 числа, блок k контрол  на четность, контрольный регистр 5, представл ющий регистр последовательного сравнени , формирователь 6 сигналов ошибки , первый триггер 7, первый элемент задержки, первый элемент ИЛИ 9, второй элемент 10 задержки. Устройство имеет адресные входы 1 информационные выходы 12, управл ющий вход 13, выход И сигналов Готов ность, выход 15 сигналов Разрешение считывани , выход 16 сигналов Кратна  ошибка, выход 17 сигналов Одиночна  ошибка, выход 18 сигналов дополнительного разр да кода адреса, выходы 19 сигналов Неисправные разр ды . Формирователь 6 сигналов ошибки (см. фиг. 2) содержит элемент НЕ-ИЛИ элемент И 21, второй триггер 22, второй элемент ИЛИ 23, первый 2 и второй 25 элементы НЕ-И, элемент НЕ 26 и третий элемент 27 задержки. Устройство работает следующим образом . В накопитель 1, состо щий из БИС оперативной или посто нной пам ти, количество адресов в каждой из которых , по крайней мере, в два раза превышает необходимую дл  работы вычислительного устройства, тем или другим способом записана информаци  (см. фиг. 1), причем в каждой паре адресов, отличающихс , например, старшим разр дом кода адреса БИС, информаци  одинакова. При считывании информации на входы запоминающего устройства поступает от арифметического устройства (на фиг. 1 не показано ) код адреса по входам 11, который запоминаетс  в регистре 2 и запрос по входу 13, который устанавливает блоки 5, 6 и 7 в исходное состо ние и через элемент ИЛИ 9 подаетс  на входы выбора кристалла БИС. При этом происходит считывание ранее записанной информации по адресу, соответствующему поданному на входы БИС коду адреса от регистра 2 и триггера 7; считанна  информаци  записыва етс  в регистр 3 и вместе с информацией с контрольного разр да поступает на входы блока . Если свертка по модулю два совпала с информацией, считанной из контрольного разр да, с выхода 15 в арифметическое устройство передаетс  сигнал Разрешение считывани . В противном случае си|- нал Разрешение считывани  не вырабатываетс . Как в том, так и в другом случае производитс  повторное считывание информации из аналогичного адреса другой половины каждой БИС, дл  чего по истечении времени, опреде л емого задержкой запроса в элементе 8 задержки, формируетс  повторный запрос, поступающий на соответствующий вход каждой БИС через элемент ИЛИ 9. Этот же сигнал перебрасывает триггер 7, в результате чего на соответствующем входе каждой БИС устанавливаетс  код адреса, определ ющий обращение к одноименным  чейкам другой половины БИС, в которых записана та же, что и при предыдущем обращении, исходна  информаци . Считанна  информаци  также контролируетс  по модулю два. В зависимости от результатов контрол  при первом и втором считыоа-НИИ возможны следующие вари ант ь1. 5 Одиночна  1или люба  некратна ) ошибка зафиксирована только при первом считывании: тогда с выхода 17 в арифметическое устройство и на пульт оператора (на фиг. 1 не показан) поступает сигнал одиночной ошибки и с выхода 18 - адрес половины массива адресов. При повторном считывании на выходе 15 по вл етс  сигнал Разрешение считывани . Одиночна  ошибка зафиксирована только при повторном считывании. На выходе 17 по вл етс  сигнал одиночно ошибки, на выходе 18 - адрес другой половины массива адресов. В этом слу чае считанна  в первом такте информаци  уже используетс  арифметически устройством, а полученна  с выходов и 18 информаци  об ошибке может быть использована оператором или автомато дл  контрол  за состо нием резерва. Одиночна  ошибка обнаружена при первом и втором считывании. Эта ситу аци  соответствует отказу основного и резервного адресов накопител  1, и вопрос о дальнейшем его использова нии решаетс  в зависимости от наличи  в системе других средств анализа икоррекции обнаруженной неисправ ности. При первом и втором считывании контроль по модулю два показал отсутствие одиночных ( некратных/ошибок . В этом случае арифметическое устройство использует информацию, полученную при первом считывании, н в запоминающем устройстве производи с  контроль на отсутствие кратных ошибок следующим образом. Информаци  при первом и втором считывании поступает на регистр 5, каждый разр д которого представл ет собой триггер со счетным входом, устанавливаемый в исходное состо ние сигна ЛОМ Запрос, поступающим на вход 1 Если на триггер 7 подаетс  два последовательных сигнала Логический О, то состо ние триггера 7 сохран етс , если два сигнала Логическа  1, то состо ние триггера 7 измен етс  дважды и после второго счи тывани  соответствует исходному. По этому на выходах 19 устанавливаетс  сигнал Логическа  1, что соответс вует отсутствию неисправности во вс разр дах. Если в каких-либо разр да информаци  при двух последовательных считывани х различаетс , то на выходах 19 этих разр дов устанавлив 6 етс  сигнал, инверсный по отношению к исправным разр дам. После второго считывани , момент окончани  которого определ етс  элементом 10 задержки ,на вход формировател  6 поступает разрешение формировани  сигнала ошибки . При отсутствии ошибок на выходах 16 и 17 устанавливаетс  (сохран етс ) О, свидетельствующий об отсутствии неисправности. Если в любой половине накопител  имеетс  одиночна  (некратна  ошибка, то на выходе 17 устанавливаетс  сигнал одиночной ошибки (1, а на выходе 16 - О, так как формирователь 6 формирует сигнал кратной ошибки только при несравнении сигналов считывани  в разр дах при условии отсутстви  ошибки при контроле по модулю два. При по влении.кратной ошибки, характеризуемой по влением сигнала несравнени  в разр дах при отсутствии ошибки при контроле по модулю два на выходе 17 сохран етс  О, а на выходе .16 по вл етс  1. С выходов 19 в арифметическое устройство и н-а пульт оператора выводитс  информаци  о неисправных разр дах дл  оценки состо ни  накопител  1 и прин ти  мер по корректировке кратных ошибок, если в системе предусмотрены необходимые дл  этого аппаратные или программные средства. Разрешение на последующие обращени  к пам ти пс окончании второго считывани  и операции контрол  выдаетс  по выходу 1. Как это следует из рассмотренного принципа действи , запоминающее устройство требует дл  выполнени  операции полного контрол  двух тактов обращени . В подавл ющем большинстве случаев системного использовани  пам ти это не приводит к ощутимому снижению быстродействи  системы, так как полна  задержка на один такт возникает только в случае неиспрй вности в первой половине накопител  и при непрерывных обращени х к пам ти с максимальной частотой. Последнее  вл етс  маловеро тным, так как после такта считывани  из пам ти происходит обработка считанного сигнала в арифмети-ческом устройстве. Кроме того при реализации описанного устройства могут быть использованы БИС ЗУ с быстродействием , препышающим требуемое дл  системы. Устройство позвол ет обнаруживать и исправл ть все некратные ошибки Р

любой половине накопител  и обнаруживать все кратные ошибки и некратные ошибки, возникающие в одноименных адресах обеих половин накопител .

Claims (2)

1. Запоминающее устройство с самоконтролем , содержащее накопитель, ресные входы которого подключены к выходам регистра адреса, а выходы - к входам регистра числа и блока контрол  на четность, отличающеес   тем, что, с целью повышени  на- 5 дежности устройства, содержит формирователь сигналов ошибки, контрольный регистр, первый триггер, первый элемент ИЛИ и последовательно соединенные первый и второй элементы зaдepжки 20 причем управл кЗщие входы накопител  подключены к выходам первого триггера и первого элемента ИЛИ, одни из входов которых соединены с входом второго элемента задержки, а другие объ- 25 единены и  вл ютс  управл ющим входом устройства, входы формировател  сигналов ошибки подключены соответственно к выходам второго элемента задержки и блока контрол  на четность, управл -зо ющему входу устройства и выходам контрольного регистра, информационные ВХОД111 которого соединены с выходами накопител , а управл ющий вход подключен к управл ющему входу устройст- j ва.

2. Устройство по п. 1, о т л и чающеес  тем, что формирователь сигналов ошибки содержит элементы НЕ-ИЛИ, И, НЕ-И, НЕ, второй элемент ИЛИ, второй триггер и третий задержки, причем выход элемента НЕ-ИЛИ подключен к одному из входов элемента И, другие входы которого соединены с одним из выходов триггера и первым входом первого элемента НЕ-И, второй вход которого подключен к выходу элемента НЕ и одному из входов второго элемента НЕ-И, другой вход которого соединен с выходом третьего элемента задержки, выходы элементов НЕ-И подключены к входам второго элемента ИЛИ, выход которого соединен с одним из входов второго триггера, другой вход которого соединен с входом третьего элемента задержки , входы элементов НЕ-ИЛИ, элемента НЕ и третьего элемента задержки и первый вход первого элемента НЕ-И  вл ютс  входами формировател , выходами которого  вл ютс  выход элемента И и другой выход второго триггера.

Источники информации, прин тые во внимание при экспертизе

1. Электроника, русский перевод, 1978, N 19, с. 112.

2. Путинцев Н.Д. Аппаратный контроль управл ющих цифровь1х вычислительных машин, М., Советское радио, 1966, с. 276 (прототип).