SU1065888A1 - Буферное запоминающее устройство - Google Patents

Abstract

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок пам ти, информационные входы которого подключены к выходам элементов И первой группы, а информационные выходы соединены с первыми входами элементов И второй группы и входами сумматора по модулю два, адресные входы блока пам ти подключены к выходам блока формировани  адреса, вход управлени  блока пам ти соединен с первым входом блока формировани  адресаи шиной УПРАВЛЕНИЕ, второй вход блока формировани  адреса подключен к вторым входам элементов И первой группы, шине КОД ОПЕРАЦИИ и входу первого элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы и третьим входом блока формировани  адреса, отличающеес  тем, что, с целью повышени  его надежности, оно содержит второй -элемент НЕ, первый и второй блоки элементов И, причем вход второго элемента НЕ подключен к выходу сумматора по модулю два и первому входу второго блока элементов И, выход второго элемента НЕ соединен с первым входом первого блока элементов И, второй вход которого подключен к выходу первого элемента НЕ, вход котоI рого соединен с вторым входом второго блока элементов И, третий вход которого сое (Л динен с третьим входом первого блока элементов И и шиной СИНХРОНИЗАЦИЯ, выходы первого и второго блоков элементов И соответственно  вл ютс  первым и вторым управл ющими выходами устройства. О5 ел 00 оо СХ)

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении буферных запоминающих устройств каналов и устройств обмена.

Известно буферное запоминающее устройство , содержащее блок пам ти, блок формировани  адреса и блок анализа степени заполнени  объема 1.

Однако данное устройство обладает низкой надежностью ,из-за возможности получени  недостоверной информации.

Известно также буферное запоминающее устройство, содержащее блок пам ти, регистры числа, блок формировани  адреса, сумматор, блок сравнени  и позвол ющее контролировать правильность работы блока формировани  адреса, а именно счетчиков адреса записи, адреса чтени  и объема 2.

Недостаток известного устройства - сложность схемной реализации, что снижает надежность устройства. Кроме того, в таком устройстве осуществл етс  контроль функционировани  блока формировани  адреса, но не ведетс  контроль правильности записи и чтени  данных по этим адресам.

Наиболее близким к предлагаемому  вл етс  буферное запоминающее устройство, содержащее блок пам ти, информационные входы которого подключены к выходам элементов И первой группы, а его информацион .ные выходы соединены с первыми входами элементов И второй группы и входами сумматора по модулю два, адресные входы блока пам ти подключены к выходам блока формировани  адреса, вход управлени  блока пам ти соединен с первым входом блока формировани  адреса и шиной УПРАВЛЕНИЕ , второй вход блока формировани  адреса подключен к вторым входам элементов И первой группы, шине КОД ОПЕРАЦИИ, к входу первого элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы и третьим входом блока формировани  адреса 3.

Указанное устройство характеризуетс  отсутствием контрол  за правильностью формировани  адресов записи и чтени  и правильностью выполнени  этих операций, что снижает его надежность.

Цель изобретени  - повышение надежности устройства.

Поставленна  цель достигаетс  тем, что в устройство, содержащее блок пам ти, информационные входы которого подключены к выходам элементов И первой группы, а информационные выходь соединены с первыми входами элементов И второй группы и входами сумматора по модулю два, адресные входы блока пам ти подключены к выходам блока формировани  адреса, вход управлени  блока пам ти соедилен с первым входом блока формировани  адреса и

шиной УПРАВЛЕНИЕ, второй вход блока формировани  адреса подключен к вторым входам элементов И первой группы, шине КОД ОПЕРАЦИИ и входу первого элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы и третьим входом блока формировани  адреса, введены второй элемент НЕ, первый и второй блоки элементов И, причем вход второго элемента НЕ подютючен к выходу сумма тора по модулю два и первому входу второго тока элементов И, выход второго элемента НЕ соединен с первым входом первого блока элементов И, второй вход которого подключен к выходу первого элемента НЕ,

вход которого соединен с вторым входом второго блока элементов И, третий вход которого соединен с третьим входом первого блока элементов И и шиной СИНХРОНИЗАЦИЯ , выходы первого и второго блоков элементов И соответственно  вл ютс  пер0 вым и вторым управл ющими выходами устройства.

На фиг. 1 изображена структурна  схема буферного запоминающего устройства; на фиг. 2 - временна  диаграмма работы

5 устройства.

Буферное запоминающее устройство содержит блок 1 пам ти, информационные входы которого подключены к выходам элементов И 2 первой группы, а его информа0 ционные выходы соединены с первыми входами элементов И 3 второй группы и входами сумматора 4 по модулю два. Адресные входы блока 1 пам ти подключены к-выходам блока 5 формировани  адреса. Шина 6 КОД ОПЕРАЦИИ соединена с вторыми

5 входами элементов И 2 первой группы и с вторым входом блока 5 формировани  адреса . Вход управлени  блока 1 пам ти подключен к шине 7 УПРАВЛЕНИЕ и первому входу блока 5 формировани  адреса. Вход первого элемента НЕ 8 соединен с шиной 6 КОД ОПЕРАЦИИ, а его выход подключен к третьему входу блока 5 формировани  адреса и вторым входам элементов И 3 второй группы. Вход второго элемента НЕ 9 соединен с выходом сумматора 4 по модулю

5 два, а его выход подключен к первому входу первого блока элементов И 10, второй вход которой соединен с выходом первого элемента НЕ 8. Первый и второй входы блока элементов И 11 соответственно подключены к выходу сумматора 4 по модулю два и вхо ду первого элемента НЕ 8. Третьи вхрды пер вого 10 и второго 11 блока элементов И подключены к шине 12 СИНХРОНИЗАЦИЯ. Блок 5 формировани  адреса содержит счетчики адреса записи и чтени , элементы И2 ИЛИ, элементы И, пример реализации которого приведен в 2. На диаграмме (фиг. 2) приведена последовательность сигналов 13- 15 соответственно на шинах КОД ОПЕРАЦИИ , УПРАВЛЕНИЕ И СИНХРОНИЗАЦИЯ . Буферное запоминающее устройство работает следующим образом. Перед началом работы в блок 1 пам ти заноситс  нулева  информаци . Это обеспечиваетс  выполнением операции записи по всем адресам блока 1 пам ти при низком уровне сигнала по шине 6 КОД ОПЕРАЦИИ. При выполнении операции записи данных на щине 6 КОД ОПЕРАЦИИ устанавливаетс  высокий уровень сигнала 13, который обеспечивает подключение к адресным входам блока 1 пам ти адреса записи с выхода блока 5 формировани  адреса, а к информационным входам блока 1 пам ти через первую группу элементов И 2 подключаютс  информационные шины. Информаци , подлежаща  записи в блок 1 пам ти, должна сдержать нечетное количество единиц, включа  контрольный разр д. При записи данных в блок 1 пам ти под воздействием низкого уровн  сигнала 14 на шине 7 УПРАВЛЕНИЕ вначале осуществл етс  чтение данных из блока 1 пам ти по адресу записи. Считанные данные суммируютс  по модулю два на сумматоре 4 по модулю два (контролируютс  на четность). Выходной сигнал сумматора 4 по модулю два поступает на первый вход второго блока элементов И 11, на втором входе которой присутствует высокий уровень сигнала с щины 6 КОД ОПЕРАЦИИ. При поступлении высокого уровн  сигнала 15 на шине 12 СИНХРОНИЗАЦИЯ и при чтении из блока 1 пам ти информации, содержащей нечетное количество единиц, на выходе блока элементов И 11 по вл етс  сигнал сбо . После чтени  данных из блока 1 пам ти под воздействием высокого уровн  сигнала 14 на шине 7 УПРАВЛЕНИЕ осуществл етс  запись данных с входных информационных щин в блок 1 пам ти по адресу, сформированному на выходах блока 5 формировани  адреса. По окончании операции записи данных (по заднему фронту сигнала по шине 7 УПРАВЛЕНИЕ) осуществл етс  модификаци  адреса записи в блоке 5 формировани  адреса. При выполнении операции чтени  данных из блока 1 пам ти на шине 6 КОД ОПЕРАЦИИ устанавливаетс  низкий уровень сигнала 13, который обеспечивает подключение к адресным входам блока 1 пам ти адреса чтени  с выхода блока 5 формировани  адреса . При чтении информации, также как и при ее записи, под воздействием низкого уровн  сигнала 14 на шине 7 УПРАВЛЕНИЕ осуществл етс  чтение данных из блока 1 пам ти по адресу чтени . Считанные данные через открытые элементы И 3 второй группы поступают на выход устройства, а также считанные данные суммируютс  по модулю два На сумматоре 4 по модулю два (контролируютс  на нечетность) и результат суммировани  через элемент НЕ 9 поступает на первый вход блока элементов И 10. При поступлении высокого уровн  сигнала 15 на шине 12 СИНХРОНИЗАЦИЯ и при чтении из блока 1 пам ти информации, содержащей четное количество единиц, на выходе схемы И 10 по вл етс  сигнал сбо . После чтени  данных из блока 1 пам ти под воздействием высокого уровн  сигнала 14 на шине 7 УПРАВЛЕНИЕ осуществл етс  запись нулевой информации с выходов элементов И 2 первой группы в блок 1 пам ти по адресу чтени . По окончании операции записи данных (по заднему фронту сигнала на шине 7 УПРАВЛЕНИЕ) осуществл етс  модификаци  адреса чтени  в блоке 5 формировани  адреса. Таким образом, при работе буферного запоминающего устройства при выполнении операции записи по всем адресам блока 1 пам ти записываетс  информаци , содержаща  нечетное количество единиц. При выполнении операции чтени  считанные данные провер ютс  на нечетность и, в случае чтени  данных с четным количеством единиц , формируетс  сигнал сбо  на выходе схемы И 10, т.е. на первом управл ющем выходе устройства. В св зи с тем, что при выполнении операции чтени  осуществл етс  запись Нулевой информации, то после чтени  данных по всем адресам блока 1 пам ти в Нем будет записана нулева  информаци . При последующей записи по всем адресам блока 1 пам ти в каждом цикле непосредственно перед записью провер етс  условие чтени  из  чейки пам ти нулевой информации. При невыполнении этого услови  на выходе блока элементов И 11, т.е. на втором управл ющем выходе устройства, формируетс  сигнал сбо . Введение такого функционального контрол  позвол ет, нар ду с обнаружением сбоев блока 1 пам ти, фиксировать ощибки в формировании адресов записи и чтени , а также сбои, происход щие при выполнении этих операций. Так например, при сбое в формировании текущего адреса записи в сторону увеличени  в блоке 5 формировани  адреса в некоторой области блока 1 пам ти, определ емой разр дами, в которых произощел сбой, остаетс  записанной нулева  информаци . При последующем чтении этой информации ошибка будет обнаружена блоком элементов И 10 и на первом управл ющем выходе устройства будет сформирован сигнал сбо . Технико-экономическое преимущество предлагаемого буферного запоминающего устройства заключаетс  в том, что практически без увеличени  аппаратных затрат на

его реализацию значительно повышаетс  надежность устройства за счет обнаружени  сбоев не только в блоке пам ти, но и сбоев

в работе схем формировани  адресов обращени  к блоку пам ти при выполнении операций записи и чтени  информации.

Фиг. 2.

Claims (1)

1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок памяти, информационные входы которого подключены к выходам элементов И первой группы, а информационные выходы соединены с первыми входами элементов И второй группы и входами сумматора по модулю два, адресные входы блока памяти подключены к выходам блока формирования адреса, вход управления блока памяти соединен с первым входом блока формирования адреса и шиной УПРАВЛЕНИЕ, второй вход блока формирования адреса подключен к вторым входам элементов И первой группы, шине КОД ОПЕРАЦИИ и входу первого элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы и третьим входом блока формирования адреса, отличающееся тем, что, с целью повышения его надежности, оно содержит второй элемент НЕ, первый и второй блоки элементов И, причем вход второго элемента НЕ подключен к выходу сумматора по модулю два и первому входу второго блока элементов И, выход второго элемента НЕ соединен с первым входом первого блока элементов И, второй вход которого подключен к выходу первого элемента НЕ, вход которого соединен с вторым входом второго блока элементов И, третий вход которого соединен с третьим входом первого блока элементов И и шиной СИНХРОНИЗАЦИЯ, выходы первого и второго блоков элементов И соответственно являются первым и вторым управляющими выходами устройства.

   фиг. ?

   SU .... 1065888