SU370650A1 - Оперативное запоминающее устройство с блокировкой неисправных запоминающих - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано в цифровых вычислительных машинах.

Известно оперативное запоминающее устройстао (ОЗУ) с блокировкой неисправных запоми1наю.щих элементов, содержащее регистр адреса, дешифратор кода адреса, нако питель, регистры информационных разр дов,  чейку контрол  на четность, схему обнаружени  неисправности и дополнительное поле дл  запоминани  икфор1мации неисправных ааресов. Если в ка,ком-либо инфор мационном разр де .имеетс  неисправный ЗЭ, то эта неисправность обнаруживаетс  после контрол  на четность, а затем в исправные разр ды этого адреса записываетс  код нового адреса дополнительного пол  дл  запоминан-и  информации . ОЗУ работает при этом следующим образом: на регистр адреса ОЗУ поступает код адреса, согласно KOTopo iy выбираетс  ин-формаци- . При выдаче исправной информации ОЗУ функционирует как обычно. При наличии же неисправности происходит обращение к дополнительному полю по коду адреса, записанному в неисправном адресе. Таким образом, при наличии неисправности в .каком-либо адресе дл  получени  исправной информации необходимо дваж.ды обращатьс  (К ОЗУ.

Однако это устроЙ1ство характеризуетс 

малым быстродействием из-за необходимости повторного обращени  к ОЗУ и выделением дополнительного пол  дл  запоминани  информации неисправных адресов.

Дл  упрощени  и повыщени  быстродействи  ОЗУ с блокировкой неисправных запоминающих элементов выход блока обнаружени  неисправного адреса соединен со входами  чейки контрол  на четность, неисправного разр да регистра информационных разр дов и блока сравнени  признака четности, другой вход неисправного разр да регистра информ.ационных разр дов соединен со вхоДО .М  чейки контрол  на четность, а выход

блока формировани  признака четности соединен с другим входом  чейки контрол  на четность. При этом считаетс , что в неисправных адресах ОЗУ содержитс  не более одного неисправного элемента.

На чертеже приведена блок-схема предлагаемого оперативного запо.л1инающего устройства с бло.кировкой неисправных запоминающих элементов.

Устройство содержит регистр адреса /,

дешифратор кода адреса 2, блок обнаружени  неисправного адреса 3, накопитель 4, регистр информационных разр дов 5,  чейки контрол  На четность 5, блок формировани  признака четности 7, блок сравнени 

признака четности 8. Регистр ннформациониых разр дов 5 содержит неисправный разр д 9 и исправные разр ды 10, 11, 12.

Блок обнаружени  неисправного адреса 3 св зан с .неисправным разр дам 9 и  чейкой контрол   а четность 6. Вход неисправного .разр да 9 от шин кода числа 13 соединен со входом  чейки контрол  на четность 6, а «ход разр да 6 от накопител  4 соединен со входом разр да 9. Блок 3 блокирует вход блока 8. В  чейку 6, св занную с блоком формировани  признака четности 7, записываетс  код контрол  на четность. Прием и выдача информации накопителем 4 производитс  регистром информационных разр дов 5 и  чейкой контрол  на четность 6.

Код адреса 14 поступает одновременно на регистр адреса / и блок обнаружени  неисправного адреса 5. Согласно коду адреса выбираетс  один из выходов дешифратора 2 и адресов накопител  4. ЕсЛИ адрес исправный , т. е. Не содержит заранее известных неисправных за1пом.инающих элементов, ра|бота ОЗУ в реж.имах «Запись и «Чтение происходит как обычно: в режиме «Запись код чикла .13, содержащий коды инфор.мационных разр дов 9, 10, 11, 12 и код  чейки контрол  на четность 6, записываетс  в накопитель 4, в режиме «Чтение информаци  считываетс  из накопител  4, провер етс  .на четность и поступает на кодовые шины числа 15. При обнаружении неисправности выдаетс  сипнал «Ошибка 16.

Если из.вест.но, что запоминающий элемент в адресе неисправный, то при обращении по этому адресу на выходе блока обнаружени  неисправного адреса 3 формируетс  сигнал.

В режиме «Запись выходной сигнал блока 3 блокирует входы кода числа 13 разр дов 5 и 5 и разрешает запись в  чейку б информащил разр да 9. При этом в ОЗУ записываетс  исправна  информаци  информационных разр дов, причем вместо када контрол  на четность записываетс  информаци  неисправного разр да.

В режиме «Чтение выходной сигнал блока 3 блокирует входы разр дов 5 и 9 сигналов из накопител  4. В разр д 9 поступает исправнаЯ .информаци  этого разр да из разр да 6. Одновременно сигнал блока 3 поступает на блок сравнени  8, блокирует его входы и ра.зрашает поступление сигнала с выхода блока 7 .на вхо.д  чейки 6, где записываетс  пр.изнак (код) контрол  на четн-ость. Следовательно , из ОЗУ считываетс  исправна 

«нформа.ци  информационных разр дов, о.предел етс  код контрол  на четность, и поступает на соответствующие им кодовые шины 15. Таким образом при обращении по неисправному адресу в режиме «Запись инфор;ма1ци  .неисправного разр да записываетс  в  чейку контрол  на четность, а информаци  этого разр да блокируетс ; в режиме «Чтение , информаци   чейки контрол  на четность из накопител  поступает на вход неисправного разр да, а на выход  чейки контрол  На четность поступает признак четности.

П р е д iM е т и з .о б р е т е н и  

О.перат.ив.ное запоминающее устройство с блокировкой неисправных запоминающих элементов, содержащее регистр адреса, соединенный через дешифратор кода адреса с накопителем , блок обнаружени  неисправного адреса, регистр инфор.мационных разр дов,  чейки контрол  на четность, блок формировани  приз1нака четности и блок сравнени  признака четности, отличающеес  тем, что,

с целью упрощени  и повышени  быстродействи  устройства, выход блока обнаружени  неисправного адреса соединен со входами  чейки контрол  на четность, неисправного ра:зр да регистра ин1фор.мацион.ных разр дов

,и блока сравнени  признака четности, другой вход неисправного разр да регистра информационных разр дов соединен со входом  чейки контрол  на четность, а выход блока формировани  признака четности соединен с

другим входом  чейки контрол  на четность.