JP2699640B2 - 放射線認識回路を用いた電子回路 - Google Patents
放射線認識回路を用いた電子回路Info
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- JP2699640B2 JP2699640B2 JP2266828A JP26682890A JP2699640B2 JP 2699640 B2 JP2699640 B2 JP 2699640B2 JP 2266828 A JP2266828 A JP 2266828A JP 26682890 A JP26682890 A JP 26682890A JP 2699640 B2 JP2699640 B2 JP 2699640B2
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Description
【発明の詳細な説明】 技術分野 本発明は放射線認識回路を用いた電子回路に関し、特
に宇宙線量の増減の大きい宇宙空間で使用される電子回
路に関するものである。
に宇宙線量の増減の大きい宇宙空間で使用される電子回
路に関するものである。
従来技術 通信衛星等宇宙空間で使用される電子機器において
は、放射線、例えばα線量の増減が大きいために、設計
の際に最悪の状況を想定する必要がある。そのために、
実際の使用環境では十分すぎる冗長性をハードウェア的
に備えておく必要が生じる。
は、放射線、例えばα線量の増減が大きいために、設計
の際に最悪の状況を想定する必要がある。そのために、
実際の使用環境では十分すぎる冗長性をハードウェア的
に備えておく必要が生じる。
また、不良が発生した場合、この不良が使用環境にお
けるα線量によるものか、他の要因によるものかの判別
が困難であり、その不良解析に時間がかかるという欠点
がある。
けるα線量によるものか、他の要因によるものかの判別
が困難であり、その不良解析に時間がかかるという欠点
がある。
発明の目的 本発明の目的は、放射線の認識を可能として、この認
識された結果に応じて回路の冗長性を変更できるように
した電子回路を提供することである。
識された結果に応じて回路の冗長性を変更できるように
した電子回路を提供することである。
発明の構成 本発明による電子回路は、 複数のメモリと、 所定量の放射線を認識する放射線認識手段と、 前記放射線認識手段が前記所定量の放射線を認識して
いない場合に前記複数のメモリ各々を異なるアドレス空
間として認識し、かつ、前記放射線認識手段が前記所定
量の放射線を認識した場合に前記複数のメモリの各々を
同一のアドレス空間として認識するアドレス制御手段
と、 を含むことを特徴とする。
いない場合に前記複数のメモリ各々を異なるアドレス空
間として認識し、かつ、前記放射線認識手段が前記所定
量の放射線を認識した場合に前記複数のメモリの各々を
同一のアドレス空間として認識するアドレス制御手段
と、 を含むことを特徴とする。
実施例 次に本発明について図面を用いて説明する。
第１図は本発明の実施例によるα線認識回路のブロッ
ク図である。アドレス制御回路１はクロック信号に同期
してSRAM3のアドレスを初期値“0"から順次インクリメ
ントして生成するものである。
ク図である。アドレス制御回路１はクロック信号に同期
してSRAM3のアドレスを初期値“0"から順次インクリメ
ントして生成するものである。
データ制御回路２はクロック信号に同期してSRAM3に
対してデータの書込み読出し制御を行うものであり、デ
ータ書込み時には予め定められたデータパターン（本例
ではオール“0"）を書込む。また、データ読出し時に
は、エラービットの有無を検出して、そのエラービット
の数に応じてエラー信号出力を生成するものである。
対してデータの書込み読出し制御を行うものであり、デ
ータ書込み時には予め定められたデータパターン（本例
ではオール“0"）を書込む。また、データ読出し時に
は、エラービットの有無を検出して、そのエラービット
の数に応じてエラー信号出力を生成するものである。
SRAM（スタティックランダムアクセスメモリ）３は動
作電源をVccとするメモリICであり、α線に対して弱い
メモリとする必要がある。具体的には、メモリICパッケ
ージが薄く、セルの保持電荷が小さいものを選んでおく
必要がある。
作電源をVccとするメモリICであり、α線に対して弱い
メモリとする必要がある。具体的には、メモリICパッケ
ージが薄く、セルの保持電荷が小さいものを選んでおく
必要がある。
かかる構成において、クロック信号に従ってアドレス
制御回路１はアドレスを“0"から１づつインクリメント
してSRAM3へ供給する。データ制御回路２はWE（ライト
イネーブル）信号を“0"としてSRAM3を書込み状態に制
御し、上記アドレスに従ってSRAM3の各ビットに順次
“0"のデータを書込んでいく。
制御回路１はアドレスを“0"から１づつインクリメント
してSRAM3へ供給する。データ制御回路２はWE（ライト
イネーブル）信号を“0"としてSRAM3を書込み状態に制
御し、上記アドレスに従ってSRAM3の各ビットに順次
“0"のデータを書込んでいく。
データ制御回路２は、SRAM3の全ビットに“0"が書込
まれたら、その後にWE信号を“1"として読出し状態とす
る。このとき、アドレス制御回路１はクロック信号に従
って再びアドレスを“0"から順次１づつインクリメント
し、SRAM3の全ビットのデータを読出すのである。
まれたら、その後にWE信号を“1"として読出し状態とす
る。このとき、アドレス制御回路１はクロック信号に従
って再びアドレスを“0"から順次１づつインクリメント
し、SRAM3の全ビットのデータを読出すのである。
この間データ制御回路２は読出しデータのエラービッ
トを検出しており、“1"があればSRAM3のデータが変化
したことになるので、このエラービットの発生数をカウ
ントする。このエラービット発生数が予め定められた１
以上の所定値になると、エラー信号として外部へ報告さ
れるようになっている。
トを検出しており、“1"があればSRAM3のデータが変化
したことになるので、このエラービットの発生数をカウ
ントする。このエラービット発生数が予め定められた１
以上の所定値になると、エラー信号として外部へ報告さ
れるようになっている。
SRAM3のα線耐量は動作電圧Vccに依存して大きく変化
するので、Vccの電圧値を変化させることによりα線に
対する回路の感度を変えることができる。また、エラー
ビットの発生数をカウントする閾値を変化させるように
しても良い。
するので、Vccの電圧値を変化させることによりα線に
対する回路の感度を変えることができる。また、エラー
ビットの発生数をカウントする閾値を変化させるように
しても良い。
第２図は第１図のα線認識回路を用いた本発明の実施
例による電子回路のブロック図である。本実施例の電子
回路は、第１図に示したα線認識部10と、アドレス制御
部11と、メモリIC12,13と、データ制御部14とからなっ
ている。
例による電子回路のブロック図である。本実施例の電子
回路は、第１図に示したα線認識部10と、アドレス制御
部11と、メモリIC12,13と、データ制御部14とからなっ
ている。
α線認識部10によりエラー信号が発生されていない場
合、アドレス制御部11及びデータ制御部14は共にメモリ
IC12,13を別のアドレス空間のメモリとして認識してお
り、上位アドレスによりCS（チップセレクト）信号を生
成してメモリIC12,13のいずれかのアドレス空間を選択
的にアクセス自在となっている。
合、アドレス制御部11及びデータ制御部14は共にメモリ
IC12,13を別のアドレス空間のメモリとして認識してお
り、上位アドレスによりCS（チップセレクト）信号を生
成してメモリIC12,13のいずれかのアドレス空間を選択
的にアクセス自在となっている。
α認識部10においてエラー信号が発生された場合、α
線が多いと認識されることから、回路全体を高信頼性モ
ードとする必要がある。
線が多いと認識されることから、回路全体を高信頼性モ
ードとする必要がある。
そこで、先ずメモリIC13の内容を外部装置に転送し、
メモリIC12の内容をメモリIC13にコピーする処理を行
う。そして、アドレス制御部11及びデータ制御部14はメ
モリIC12と13とを同一のアドレス空間を有するメモリと
認識し、CS信号を両方共同一とみなしてアクセス処理を
行うようにするのである。
メモリIC12の内容をメモリIC13にコピーする処理を行
う。そして、アドレス制御部11及びデータ制御部14はメ
モリIC12と13とを同一のアドレス空間を有するメモリと
認識し、CS信号を両方共同一とみなしてアクセス処理を
行うようにするのである。
従って、メモリIC12と13とは二重化された状態となり
冗長性が増大して、信頼性が向上する。よって、両メモ
リICから読出したデータが互いに異なる場合には、パリ
ティによりエラー発生した方のデータを無視し、正しい
方のデータを外部へ読出すようにする。エラー発生した
データは書直しておくことは勿論である。
冗長性が増大して、信頼性が向上する。よって、両メモ
リICから読出したデータが互いに異なる場合には、パリ
ティによりエラー発生した方のデータを無視し、正しい
方のデータを外部へ読出すようにする。エラー発生した
データは書直しておくことは勿論である。
データ書込み時には両メモリICには同一のデータを書
込むことになり、従って通常の動作時と比較してアドレ
ス空間は半分になるものの信頼性は倍に向上する。
込むことになり、従って通常の動作時と比較してアドレ
ス空間は半分になるものの信頼性は倍に向上する。
尚、上記実施例ではα線認識回路をメモリ装置に適用
した例を示したが、他の電子回路に適用できることは明
らかである。また、α線の認識を例に説明したが他の放
射線であっても良い。
した例を示したが、他の電子回路に適用できることは明
らかである。また、α線の認識を例に説明したが他の放
射線であっても良い。
発明の効果 叙上の如く、本発明によれば、メモリICを放射線認識
のために用い、そのメモリビットのエラー発生状態に応
じて外部環境の放射線量を認識することができるので、
それに対処するハードウェアの構成を変更できるという
効果がある。
のために用い、そのメモリビットのエラー発生状態に応
じて外部環境の放射線量を認識することができるので、
それに対処するハードウェアの構成を変更できるという
効果がある。
特に、放射線認識部を放射線がシールドされていない
外部に設置し、電子回路に使用されているICよりも更に
放射線耐力が弱いICをその放射線認識部に使用すれば、
その認識結果に応じて回路の信頼性を変更制御できるこ
とになり、回路の外部からの放射線による誤動作を未然
に防止でき、外部環境による不具合を切分けることが容
易になる。
外部に設置し、電子回路に使用されているICよりも更に
放射線耐力が弱いICをその放射線認識部に使用すれば、
その認識結果に応じて回路の信頼性を変更制御できるこ
とになり、回路の外部からの放射線による誤動作を未然
に防止でき、外部環境による不具合を切分けることが容
易になる。
第１図は本発明の実施例の回路ブロック図、第２図は第
１図の回路を用いた電子回路のブロック図である。 主要部分の符号の説明 １……アドレス制御回路 ２……データ制御回路 ３……SRAM 10……α線認識部 12,13……メモリIC
１図の回路を用いた電子回路のブロック図である。 主要部分の符号の説明 １……アドレス制御回路 ２……データ制御回路 ３……SRAM 10……α線認識部 12,13……メモリIC
Claims (3)
- 【請求項１】複数のメモリと、 所定量の放射線を認識する放射線認識手段と、 前記放射線認識手段が前記所定量の放射線を認識してい
ない場合に前記複数のメモリ各々を異なるアドレス空間
として認識し、かつ、前記放射線認識手段が前記所定量
の放射線を認識した場合に前記複数のメモリの各々を同
一のアドレス空間として認識するアドレス制御手段と、 を含むことを特徴とする電子回路。 - 【請求項２】前記アドレス制御手段は、前記放射線認識
手段が前記所定量の放射線を認識したときに前記複数の
メモリの一方の内容を他方に移すことを特徴とする請求
項１記載の電子回路。 - 【請求項３】前記アドレス制御手段は、前記放射線認識
手段が前記所定量の放射線を認識したときに同一アドレ
スに対する前記複数のメモリから読出したデータが互い
に異なるときには正確なデータを選択するとともに誤り
のあるデータが読出されたメモリに該正確なデータを書
込むことを特徴とする請求項１記載の電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266828A JP2699640B2 (ja) | 1990-10-04 | 1990-10-04 | 放射線認識回路を用いた電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266828A JP2699640B2 (ja) | 1990-10-04 | 1990-10-04 | 放射線認識回路を用いた電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04143690A JPH04143690A (ja) | 1992-05-18 |
| JP2699640B2 true JP2699640B2 (ja) | 1998-01-19 |
Family
ID=17436218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266828A Expired - Lifetime JP2699640B2 (ja) | 1990-10-04 | 1990-10-04 | 放射線認識回路を用いた電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699640B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282516A (ja) * | 2007-03-21 | 2008-11-20 | Internatl Business Mach Corp <Ibm> | プログラム可能な感知検出器、ソフト・エラーを検出する方法及びｄｒａｍアレイ（高速のｄｒａｍソフト・エラー検出のためのプログラム可能な重イオン感知デバイス） |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8232819B2 (en) * | 2009-12-02 | 2012-07-31 | Lsi Corporation | Closed-loop soft error rate sensitivity control |
| US10552258B2 (en) * | 2016-09-16 | 2020-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and driving method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0535343Y2 (ja) * | 1985-09-20 | 1993-09-08 | ||
| JPS63124987A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 多次元半導体α線検出装置 |
| JPS6433087U (ja) * | 1987-08-21 | 1989-03-01 |
-
1990
- 1990-10-04 JP JP2266828A patent/JP2699640B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282516A (ja) * | 2007-03-21 | 2008-11-20 | Internatl Business Mach Corp <Ibm> | プログラム可能な感知検出器、ソフト・エラーを検出する方法及びｄｒａｍアレイ（高速のｄｒａｍソフト・エラー検出のためのプログラム可能な重イオン感知デバイス） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04143690A (ja) | 1992-05-18 |
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