JPH08124380A

JPH08124380A - 半導体メモリ及び半導体メモリアクセス方法

Info

Publication number: JPH08124380A
Application number: JP6255495A
Authority: JP
Inventors: Makoto Ogura; 小倉　　真; Kenichi Kurosawa; 憲一黒沢; Suketaka Ishikawa; 佐孝石川; Ryoichi Kurihara; 良一栗原; Tsuratoki Ooishi; 貫時大石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-10-20
Filing date: 1994-10-20
Publication date: 1996-05-17

Abstract

(57)【要約】【目的】シンクロナスＤＲＡＭのモードレジスタの内容
の確認及び保護を目的とする。【構成】シンクロナスＤＲＡＭ内部に、モードレジスタ
の内容をデータバスに出力する回路と、動作状態確認情
報を設けてモードレジスタの内容の保護する回路を設け
る。【効果】データバスの内容と動作状態確認情報が等しい
時にのみ、モードレジスタをセット可能にすることによ
り、誤ってモードレジスタの内容を変更する可能性が少
なくなる。また、モードレジスタの内容をデータバスに
出力することが可能になることにより、モードレジスタ
の内容が正しくセット出来ているか確認することが出来
る。これにより、正しくセット出来ていることが保障出
来ることにより、シンクロナスＤＲＡＭが正しく動作す
るという保障が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シンクロナスＤＲＡＭ
を用いた記憶装置ならびに情報処理装置に関する。

【０００２】

【従来の技術】シンクロナスＤＲＡＭとは、外部から与
えられるクロックに同期して、メモリリード命令、メモ
リライト命令等の命令の受信や、データの入出力を行う
ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）である。シンクロナスＤＲＡＭは、モードレジスタ
と呼ばれるレジスタを内蔵している。このモードレジス
タに必要な値を書込むことによりシンクロナスＤＲＡＭ
の動作モードを変更することができる。シンクロナスＤ
ＲＡＭ内部の制御回路はモードレジスタの内容を読み、
モードレジスタにより指示された動作モードでシンクロ
ナスＤＲＡＭを動作させる。この動作モードを変えるこ
とにより、シンクロナスＤＲＡＭは、リクエストを入力
してからデータを出力するまでのクロック数や、データ
を入出力する際に連続して入出力するデータ数を変える
ことが出来る。

【０００３】バースト数とは、一つのメモリリード命令
もしくは、メモリライト命令に対して、データの入出力
を行う回数を示した値である。例えば、バースト数を
「８」と指定した場合、１命令に対して８個のデータを
出し入れすることを意味している。また、ＣＡＳレイテ
ンシーとは、メモりアクセスのＣＡＳアドレス（行アド
レス）を受信（ラッチ）してから、最初のデータを出し
入れするまでのクロック数を意味している。従って、Ｃ
ＡＳレイテンシーを「２」とセットした場合には、ＣＡ
Ｓアドレスを受信（ラッチ）してから２クロック後に最
初のデータの入出力を行う。バーストタイプとは、入出
力タイプを示していて、シーケンシャルとインターリー
ブの二種類があり、このシーケンシャルとインターリブ
の違いは、データの入出力を行う順番が異なる。

【０００４】モードレジスタに動作モードに対応する値
をセットするには、一般にシンクロナスＤＲＡＭの入力
専用のピン（一般に、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ及び
アドレスピン）に必要な動作を示すコードを入力するこ
とで実現されている。具体的には、コントロールバスの
ＣＬＫを除くＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの信号を全て
ロー（論理値「０」）にする。この時の、アドレス信号
A0〜A7の値がモードレジスタにセットされる。このアド
レスバスの各信号線A0〜A6に入力する値とシンクロナス
ＤＲＡＭの動作モードの関係を表１、表２に示す。

【０００５】

【表１】

【０００６】

【表２】

【０００７】表１は、アドレスバスの各信号線とバース
ト数との関係を表し、表２は、アドレスバスの各信号線
とＣＡＳレイテンシーと呼ばれるＣＡＳアドレスを受信
してからデータを出力するまでのクロック数との関係を
表している。例えば、バースト数を８、ＣＡＳレイテン
シーを２にセットしたい場合、モードレジスタに値をセ
ットする際、アドレスバスのA6、A5、A4を夫々「０」、
「１」、「０」、アドレスバスのA2、A1、A0を夫々
「０」、「１」、「１」にすれば良い。また、A3は、バ
ーストタイプを示していて、「０」の時は、シーケンシ
ャルで「１」の時は、インターリーブになる。なお、A7
を「１」にするとテストモードになる。このテストモー
ドは、シンクロナスＤＲＡＭ42を製造した時、製品テス
トに用いられるためのモードで、通常、「０」にする必
要がある。

【０００８】この様に、シンクロナスＤＲＡＭは、モー
ドレジスタを備えることにより、リクエストを入力して
からデータを出力するまでのクロック数やバースト数を
可変に出来、様々な周波数や動作モードで動作する情報
処理装置に用いることが出来る汎用性の高い記憶素子に
なっている。

【０００９】このシンクロナスＤＲＡＭに関するものと
して特開平５−１２０１１４、文献「アイイーイーイー
スペクトラム1992年10月号44頁から48頁（IEEE SPECT
RUM（1992）October pp.44〜48）」、及び文献「エレク
トロニックデザイン1993年2月18日号45頁から49頁（E
LECTRONIC DESIGN （1993）February 18, pp.45〜4
9）」が上げられる。

【００１０】

【発明が解決しようとする課題】

１．シンクロナスＤＲＡＭがモードレジスタを備えたた
め、シンクロナスＤＲＡＭを記憶素子として用いた情報
処理装置は、必ず一度、シンクロナスＤＲＡＭにリクエ
ストを入力してからデータが出力されるまでのクロック
数や、データを入出力する際に連続して入出力するデー
タ数（バースト数）などの動作モードを決めるため、シ
ンクロナスＤＲＡＭのモードレジスタに動作モードを示
す値をセットする必要がある。しかし、シンクロナスＤ
ＲＡＭを使用する記憶装置は、モードレジスタの内容を
読み取り正しいモードにセットされていることを確認す
ること無しに、シンクロナスＤＲＡＭが正しく動作する
と仮定して利用するしかなく、信頼性に欠けるという問
題があった。

【００１１】本発明の第一の目的は、モードレジスタの
値が正しく設定出来ているか確認することにより、信頼
性を向上させることにある。

【００１２】２．また従来のシンクロナスＤＲＡＭの基
本仕様では、モードレジスタを保護する機能が存在しな
いため、モードレジスタが正しくセットされたにもかか
わらず、ノイズ等の影響で誤動作し、モードレジスタの
内容を書き換えてしまうことある。このモードレジスタ
の内容が誤っているシンクロナスＤＲＡＭは、ユーザー
の意図に反し、勝手に自メモリにデータを書き込んだ
り、他メモリにメモリライトするときに、不正なデータ
を出力したりする等して、正常なデータを壊してしまう
危険性がある。このため、数ビットの誤りなら訂正でき
るＥＣＣコード等でメモリが記憶しているデータを保護
しても、わずかな誤りが拡大してデータを保護すること
ができなくなる危険性があるという問題があった。

【００１３】本発明の別な目的としてモードレジスタの
内容をノイズや誤動作から保護することがある。

【００１４】

【課題を解決するための手段】シンクロナスＤＲＡＭの
モードレジスタに格納されたデータを、外部からの命令
によりバスに出力する出力制御論理回路を設けることに
より、データバスを介して、モードレジスタの内容を出
力することにより第一の課題を解決する。

【００１５】また、モードレジスタにデータを格納する
場合、あらかじめ設定された動作状態確認情報の値とモ
ードレジスタに格納されている情報を比較する回路と、
比較結果に応じてモードレジスタをセットする信号を制
御する回路を設けることにより第二の課題を解決する。

【００１６】

【作用】モードレジスタの内容を外部からの命令により
データバスに出力することにより、モードレジスタの内
容が正しくセット出来ているか外部から確認することが
出来る。

【００１７】そして、正しくセット出来ていることが保
障出来ることにより、シンクロナスＤＲＡＭが正しく動
作するという保障が得られる。また、何度セットしても
正しくセット出来ないという現象に見舞われたら、シン
クロナスＤＲＡＭが故障したと見なすことが出来、故障
検出に役立つ。

【００１８】また、モードレジスタの内容と動作状態確
認情報が等しい時にのみ、モードレジスタをセット可能
にすることにより、誤ってモードレジスタの内容を変更
する可能性が少なくなり、データの信頼性が高まる。

【００１９】

【実施例】以下、発明の実施例を図面を用いて説明す
る。

【００２０】図２は本発明を用いたシンクロナスＤＲＡ
Ｍの一実施例の内部構成を示している。1は、メモリア
レーまたはメモりセルと呼ばれる記憶回路である。2、
3、4は行デコーダと列デコーダおよび、センスアンプで
ある。また、5は行アドレスバッファであり、6は、列ア
ドレスカウンタである。7、8は、それぞれ、リフレッシ
ュカウンター、Ｉ／Ｏバッファである。9は、これら、
センスアンプ4、行アドレスバッファ5、列アドレスカウ
ンタ6、リフレシュカウンタ7、Ｉ／Ｏバッファ8を制御
するコントロールユニットである。また、10はモードレ
ジスタと呼ばれるレジスタである。このモードレジスタ
10の内容により、シンクロナスＤＲＡＭの動作モードが
決まる。

【００２１】尚、本発明の実施例では、８ビットのモー
ドレジスタを対象に説明しているが、８ビット以外のモ
ードレジスタであっても同様に考えることが出来る。実
際、アドレスバス52の信号数１２本と同じ１２ビットの
モードレジスタ10を考えることが出来、A8、A9、A10、A
11は、将来の拡張性ために、現在定義されていない。今
後、１２ビット、もしくは、それ以上のビット数のモー
ドレジスタを持つシンクロナスＤＲＡＭが現れても、本
発明を用いることが出来ることは言うまでもない。

【００２２】図１は、本発明の特徴を示しているシンク
ロナスＤＲＡＭ内部のモードレジスタを動作状態確認情
報付でセットする方法と、モードレジスタの内容を出力
する方法を示した一実施例であり、図２におけるコント
ロールユニット10の内部構成例を示した図である。

【００２３】なお、本発明における実施例においては、
動作状態確認情報はモードレジスタへのアクセスキーに
相当することから、以下キーコードとして扱う。14は、
８ビットのキーコードが入っている。12は、２ビット入
力１ビット出力の論理積回路で、13は、８ビットの信号
を二つ入力し二つの信号が比較する比較回路であり、16
は、出力制御信号付き出力回路を並列に８個並べたもの
で出力制御信号が論理値「１」である時に、データを出
力する出力制御論理回路である。また、11は、コマンド
デコードユニットである。

【００２４】同様に図３、図９も、図２におけるコント
ロールユニット10の別の内部構成例を示した図である。
15は、８ビットのキーコードレジスタである。

【００２５】なお、この図２、図１、図３は、Ｉ／Ｏバ
スが８ビットの例であるが、４ビット、９ビットや１６
ビットなど、さまざまなケースがある。

【００２６】図４は、本発明によるシンクロナスＤＲＡ
Ｍを情報処理装置に用いた例のブロック構成図である。
図４中、44は、プロセッサを示し、45は、Ｉ／Ｏ装置を
示している。41はメモリコントローラ、42は、シンクロ
ナスＤＲＡＭ、43_1、43_2、43_3、43_4、43_5、43_6、
43_7、43_8、は、シンクロナスＤＲＡＭ42を搭載したメ
モリカードである。

【００２７】この図４において、プロセッサ44とＩ／Ｏ
装置45は一つだけであるが、これは、一例であり、この
プロセッサ44とＩ／Ｏ装置45が復数の場合もあるが、説
明を簡単にするためプロセッサ44とＩ／Ｏ装置45が一つ
の例を示している。また、図４は、メモリカードを用い
た例であるがシンクロナスＤＲＡＭを直接基板に配置す
る場合もある。

【００２８】図４において、プロセッサ44がメモリコン
トローラ41を介して、メモリカード43_1に搭載してある
シンクロナスＤＲＡＭ42を使う場合、シンクロナスＤＲ
ＡＭ42にリクエストが入力されてからデータを出力する
までのクロック数や、データを入出力する際に連続して
入出力するデータ数（バースト数）などの動作モードを
決めるため、必ず一度はシンクロナスＤＲＡＭ42に内蔵
されているモードレジスタ10に必要な値をセットし、シ
ンクロナスＤＲＡＭ42の動作モードを確定しておく必要
がある。

【００２９】メモリコントローラ41が、シンクロナスＤ
ＲＡＭ42に内蔵されているモードレジスタ10に値をセッ
トするには、コントロールバス51とアドレスバス52を用
いて以下の通りに行なう。

【００３０】メモリコントローラ41は、コントロールバ
ス51を使い、シンクロナスＤＲＡＭ42に自メモリ内部の
モードレジスタ10のモードセット命令（コントロールバ
ス51を全てロー）を送ると同時に、アドレスバス52にモ
ードレジスタ10にセットする値を送る。シンクロナスＤ
ＲＡＭ42は、コントロールバス51から送られてくる命令
を図２中のコントロールユニット9で受信する。通常、
コントロールユニット9は送られてくる命令に従い、セ
ンスアンプ4、行アドレスバッファ5、列アドレスカウン
タ6、リフレシュカウンタ7、Ｉ／Ｏバッファ8を配線10
0、101、102、103、104を用いて制御している。特に、
コントロールバス51からモードレジスタ10をセットする
命令が送られてきたら、コントロールユニット9は、モ
ードレジスタ10にアドレスバス52の内容を書き込む制御
を行なう。この動作により、モードレジスタ10に必要な
動作モードをセットする。しかし、ノイズ等の影響で、
コントロールバス51の内容が変化した場合、コントロー
ルユニット9が誤動作し、正常なモードレジスタ10の値
を書き換えてしまう危険性が存在する。

【００３１】そこで、図１、図３にモードレジスタ10の
内容を保護する方法の例を示す。

【００３２】図１の場合、シンクロナスＤＲＡＭ42の内
部に8ビットのキーコード14を書き込んでおく。ここ
で、このキーコード14はＩ／Ｏバス20と同じビット数と
する。また、キーコード14は、シンクロナスＤＲＡＭ42
を製造したときに決定し、以後変更が出来ないようにす
るものとしているが、これも製造後に書き込み若しくは
書き換えが出来るものでも良い。

【００３３】なおこの例では、キーコードのビット数
は、キーコード14はＩ／Ｏバス20と同じビット数とした
が、データバスが１〜９ビットの場合でも、またアドレ
スバスが１１ビットだったりした場合でも、８ビットと
することが可能であるし、又４ビットでもかまわず、キ
ーコードのビット数は誤動作等を防ぐのに十分であれば
任意のビット数でかまわない。このことは、以下の例で
も同様である。

【００３４】このキーコード14とＩ／Ｏバス20は比較回
路13で比較され、キーコード14とＩ／Ｏバス20が等しい
時にのみ、論理値「１」を配線25に出力する。この比較
回路13の出力信号である配線25と、コマンドデコードユ
ニット11から出てくる信号21は、論理積回路12の入力に
なる。この論理積回路12の出力は、配線25と信号21が共
に論理値「１」の時にのみ論理値「１」になる。つま
り、論理積回路12の出力26は、Ｉ／Ｏバス20とキーコー
ド14が同じ時にのみ、信号21を伝えることになる。この
論理積回路12の出力の信号26がモードレジスタ10に値を
をセットする為のセット信号26になり、信号26が論理値
「1」の時に、アドレスバス52の内容はモードレジスタ1
0にセットされる。つまり、モードレジスタ10に書込ま
れる。この様にＩ／Ｏバス20とキーコード14の論理積を
とることにより、Ｉ／Ｏバス20とキーコード14が全く同
じである時にのみ、モードレジスタ10へアドレスバス52
の内容が書込み可能となり、それ以外の時はモードレジ
スタ10への書込みが禁止され、モードレジスタ10の内容
が保護されている。

【００３５】この動作をタイミングチャートで示したも
のが図６である。この図６において、305、306、307、3
08で示したクロスハッチの領域は「Don`t care」状態で
ある。この図６の横方向は時間軸であり、この時間はコ
ントロールバス51に含まれるクロック信号ＣＬＫのクロ
ックの立上りで規定されている。

【００３６】コントロールバス51に含まれるクロック信
号ＣＬＫの立上り202以前と205以降の時間、Ｉ／Ｏバス
20の内容はキーコード14と異なる値になって、この状態
を300、301の斜線部分で示している。また、クロック信
号ＣＬＫの立上り202から205までの間、Ｉ／Ｏバス20の
内容は、キーコード14と同じ値になっている。この状態
を302の白抜き部分で示している。また、クロックＣＬ
Ｋの立上り203から204までの間、コントロールバス51に
モードレジスタセット命令が入力されていることを示
し、この状態を303の白抜き部分で示している。配線25
は、Ｉ／Ｏバス20の内容がキーコード14と同じ値になっ
ている間だけ論理値「１」になる。この配線25が論理値
「１」の間に、コントロールバス51からモードレジスタ
セット命令が入力されると、信号21が論理値「１」にな
る。論理積回路12の出力であるセット信号26は、配線25
と信号21が共に論理値「１」の時、論理値「１」の値を
示す。このセット信号26が論理値「１」の時、モードレ
ジスタ10はアドレスバス52の内容304が書込まれる。こ
の書込み動作により、シンクロナスＤＲＡＭ42の動作モ
ードがセットされる。このことは、配線25の値が論理値
「１」である時にのみ、モードレジスタ10に書込みが行
われ、配線25の値が論理値「０」である時は、モードレ
ジスタ10の内容が保護されることを意味している。

【００３７】図３は、モードレジスタ10を保護する別の
方法の例である。この図３の場合、シンクロナスＤＲＡ
Ｍ42の内部に８ビットのキーコードレジスタ15を用意す
る。このキーコードレジシスタ15はＩ／Ｏバス20と同じ
ビット数とする。また、コントロールバス51の信号Ｃ
Ｓ、ＲＡＳ、ＣＡＳ、ＷＥを論理値「１」「０」の組み
合わせで新たな命令「キーコードレジスタセット」を定
義する。尚、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの組み合わせ
で新たな命令を定義することができない場合または定義
しない場合には、信号線を増やすことによっても対応す
ることが可能である。

【００３８】モードレジスタ10をセットする前に、予め
キーコードレジスタ15にキーコードとなる値をセットす
る。このキーコードレジスタ15をセットするには、コン
トロールバス51から「キーコードレジスタセット」命令
を入力すると同時に、アドレスバス52からキーコードを
入力する。コマンドデコードユニット11は、コントロー
ルバス52から「キーコードレジスタセット」命令が入力
されたら、配線27を論理値「１」の値にする。配線27が
論理値「１」の時、キーコードレジスタ15はアドレスバ
ス52の値を自レジスタにセットする。このセットされた
アドレスバス52の値がキーコードになる。

【００３９】モードレジスタ10をセットする場合、先に
セットしたキーコードレジスタ15の値をＩ／Ｏバス20か
ら入力する。このキーコードレジスタ15の内容とＩ／Ｏ
バス20は比較回路13で比較され、キーコードレジスタ15
の内容とＩ／Ｏバス20が等しい時にのみ、論理値「１」
を配線25に出力する。この比較回路13の出力信号である
配線25と、コマンドデコードユニット11から出てくる信
号21は、論理積回路12の入力になる。この論理積回路12
の出力は、配線25と信号21がともに論理値「１」の時に
のみ論理値「１」になる。つまり、Ｉ／Ｏバス20とキー
コードレジスタ15が同じ時のみに、論理積回路12の出力
26は、信号21になる。この論理積回路12の出力の信号26
が、モードレジスタ10をセットするセット信号26にな
り、信号26が論理値「１」の時に、モードレジスタ10
に、アドレスバス52の内容がセットされる。言い換えれ
ば、モードレジスタ10にアドレスバス52の内容を書込
む。この様にＩ／Ｏバス20と先にセットされているキー
コードレジスタ15の内容を比較することにより、Ｉ／Ｏ
バス20と先にセットされているキーコードレジスタ15の
内容が全く同じである時にのみ、モードレジスタ10へア
ドレスバス52の内容を書込むことが可能になり、それ以
外の時はモードレジスタ10への書込みが禁止され、モー
ドレジスタ10の内容が保護されている。

【００４０】この動作をタイミングチャートで示したも
のが図７である。この図７において、410、411、412、4
13、413、414、415、416で示したクロスハッチの領域は
「Don't care」状態である。この図７の横方向は時間軸
であり、この時間はコントロールバス51に含まれるクロ
ック信号ＣＬＫのクロックの立上りで規定されている。

【００４１】クロック信号ＣＬＫの立上り402にコント
ロールバス51に「キーコードレジスタセット」命令を入
力する。この状態を420の白抜き部分で示している。コ
マンドデコードユニット11は、コントロールバス51に
「キーコードレジスタセット」命令が入力されている
間、配線27に論理値「１」を出力する。配線27が論理値
「１」の時、キーコードレジスタ15はアドレスバス52の
値423を自レジスタにセットする。このセットされたア
ドレスバス52の値423がキーコードになる。

【００４２】クロック信号ＣＬＫの立上り404から407ま
での間、Ｉ／Ｏバス20の内容は、キーコード14と同じ値
にする。また、クロックＣＬＫの立上り405から406まで
の間、コントロールバス51に「モードレジスタセット」
命令を入力する。配線25は、Ｉ／Ｏバス20の内容がキー
コード14と同じ値になっている間だけ論理値「１」にな
る。この配線25が論理値「１」である間にコントロール
バス51に「モードレジスタセット」命令が入力される
と、信号21が論理値「１」になる。論理積回路12の出力
であるセット信号26は、配線25と信号21がともに論理値
「１」の時論理値「１」の値を示す。このセット信号26
が論理値「１」の時モードレジスタ10はアドレスバス52
の内容424を書込む。この書込む動作により、シンクロ
ナスＤＲＡＭ42の動作モードがセットされる。このこと
は、配線25の値が論理値「１」である時にのみ、モード
レジスタ10に書込みが行われ、配線25の値が論理値
「０」である時は、モードレジスタ10の内容が保護され
ることを意味している。

【００４３】この図３、図７で示した方式とほとんど同
じ機能を与える別の方式が図９である。図９と図３の違
いは、キーコードレジスタ15にセットするキーコードを
入力するパスが異なる点である。図３は、アドレスバス
52からキーコードを入力するのに対して、図９では、Ｉ
／Ｏバス20から入力する点が異なっている。この他の点
は図３と同様である。

【００４４】上記で示した様なモードレジスタ10を保護
する方式を取る場合、キーコードが一致しない等の理由
で、モードレジスタに動作モードがセット出来ないこと
がある。また、シンクロナスＤＲＡＭを使用する記憶装
置は、モードレジスタが正しいモードにセットされてい
ることを確認すること無しに、シンクロナスＤＲＡＭが
正しく動作すると仮定して利用するしかなかった。この
ため、モードレジスタ10が正しくセット出来たか否か確
認する必要がある。しかし、一般のシンクロナスＤＲＡ
Ｍには、モードレジスタ10の内容を確認する手段がな
い。そこで、モードレジスタ10の内容を出力する方法を
実施する例を図２及び、図１で説明する。

【００４５】コントロールバス51の信号ＣＳ、ＲＡＳ、
ＣＡＳ、ＷＥの論理値「１」「０」の組み合わせで、新
たな命令「モードレジスタ出力」を定義する。尚、Ｃ
Ｓ、ＲＡＳ、ＣＡＳ、ＷＥの組み合わせで新たな命令を
定義することができない場合等には、信号線を増やすこ
とによっても対応することが可能である。メモリコント
ローラ41は、コントロールバス51を使い、新たに定義し
た「モードレジスタ出力」命令をコマンドデコードユニ
ット11に入力する。

【００４６】コマンドデコードユニット11は、「モード
レジスタ出力」命令を受信したら、配線22を論理値
「１」にする。モードレジスタ10は、常に配線28に自レ
ジスタの内容を出力している。この配線28は、出力制御
論理回路16の出力制御信号付き出力回路に接続され、配
線22が論理値「１」の時、配線28で伝えられるモードレ
ジスタ10の内容をＩ／Ｏバス20に出力する。Ｉ／Ｏバス
20に出力されたモードレジスタ10の内容は、Ｉ／Ｏバッ
ファ8に送られ、データバス53に出力する。

【００４７】データバス53に出力されたモードレジスタ
10の内容は、メモリコントローラ41やその先に接続され
ているプロセッサ44に送られる。メモリコントローラ41
やプロセッサ44は、モードレジスタ10の内容と、セット
した動作モードの内容が等しいこと確認する。この確認
により、シンクロナスＤＲＡＭ42が希望する動作モード
で動作する保障が得られる。

【００４８】この図１の例は、モードレジスタ10とＩ／
Ｏバス20が共に８ビットの例である。しかし、モードレ
ジスタ10とＩ／Ｏバス20のビット数が等しくない場合が
存在する。モードレジスタ10とＩ／Ｏバス20のビット数
が異なる場合の例を図５、この場合の動作を示したタイ
ミングチャートを図８に示し、簡単に説明する。この図
５は、モードレジスタ10が８ビットでＩ／Ｏバス20が４
ビットの場合におけるモードレジスタの内容を出力する
もう一つの実施例で、14_Aは４ビットのキーコードであ
り、23はフリップフロップである。また、16_A、16_B
は、２ビット入力１ビット出力の論理積回路を並列に４
個並べたものであり、17は、２ビット入力１ビット出力
の論理和回路を並列に４個並べたもの、18は図３の出力
制御論理回路16と同様の出力回路、19は２ビット入力１
ビット出力の論理和回路である。

【００４９】クロックＣＬＫの立上り601において、コ
ントロールバス51に「モードレジスタ出力」命令を入力
する。この「モードレジスタ出力」命令が入力されてい
る状態を610の白抜きで示している。コマンドデコード
ユニット11は「モードレジスタ出力」命令を受信してい
る間、配線22に論理値「１」を出力する。

【００５０】配線24は、フリップフロップ23を通過して
論理値「１」が送られてくるため、配線22より、１クロ
ック遅いクロックＣＬＫの立上り602のタイミングにな
る。このことにより、先にＩ／Ｏバス20には、先に論理
積回路16_Aに接続されている配線28_Aの内容が出力さ
れ、その１クロック後のクロックＣＬＫの立上り602
に、論理積回路16_Bに接続されている配線28_Bの内容が
出力される。つまり、モードレジスタ１０の８ビットの
内、配線28_Aを経由して出力される４ビットが、クロッ
クＣＬＫの立上り601にＩ／Ｏバス20へ出力され、その
１クロック後のクロックＣＬＫの立上り602に、配線28_
Bを経由して出力される４ビットがＩ／Ｏバス20に出力
される。この配線28_Aを経由して、モードレジスタ10の
４ビットを出力している状態を620、配線28_Bを経由し
て、モードレジスタ10の４ビットを出力している状態を
621で示している。

【００５１】この様に、モードレジスタ10とＩ／Ｏバス
20のビット数が異なる場合でも簡単にモードレジスタ10
の内容をＩ／Ｏバス20に出力し、Ｉ／Ｏバッファ8を経
由してデータバス53に出力する。このことにより、モー
ドレジスタ10の内容をメモリコントローラ41やプロセッ
サ44に伝えることができる。

【００５２】汎用的なコンピュータは、多種の動作状態
を持っている。図４におけるプロセッサ、メモリコント
ローラ、Ｉ／Ｏ装置などは、この動作状態に対応した動
作モードを記憶するレジスタをその内部に備えているも
のがある。このため、コンピュータを使用するために
は、電源投入時に、これらのレジスタに必要な値にセッ
トする処理をする必要がある。シンクロナスＤＲＡＭを
記憶素子に用いたコンピュータは、この処理で、シンク
ロナスＤＲＡＭ内部のモードレジスタに必要な値をセッ
トする必要がある。

【００５３】この時、先に説明した方法でシンクロナス
ＤＲＡＭのキーコードレジスタとモードレジスタ10をセ
ットして、更に、先に説明した方法でモードレジスタ10
の内容を読み出す。そしてモードレジスタの値が正しく
セットされたか確認するためには、モードレジスタにセ
ットした値と実際にモードレジスタから読み出した値
を、プロセッサ、メモリコントローラ、Ｉ／Ｏ装置など
の側で比較する。このセットした値と読み出した値との
比較は、プロセッサ、メモリコントローラ、Ｉ／Ｏ装置
などの内部にある演算器などを利用して簡単に実現でき
る。

【００５４】この比較の結果、モードレジスタにセット
した値と読み出した値が異なる場合、モードレジスタに
必要な値がセット出来ていないことを意味しているの
で、再度、モードレジスタをセットするための一連の動
作をおこない、再びモードレジスタを読み出して比較す
る。それでも、値が異なる場合は、シンクロナスＤＲＡ
Ｍもしくは、シンクロナスＤＲＡＭを制御しているメモ
リコントローラの故障を意味しているので、Ｉ／Ｏ装置
介して、外部にシンクロナスＤＲＡＭのモードレジスタ
の値がセット出来ない旨のメッセージを出力し、ストッ
プするか又は値をセット出来なかったシンクロナスＤＲ
ＡＭの電源を切り放し、動作を続ける等の処理を行う。

【００５５】

【発明の効果】本発明により、モードレジスタの内容を
データバスに出力することが可能になることによって、
プロセッサまたは、メモリコントローラがモードレジス
タの内容を読み出すことが可能になる。モードレジスタ
が読みだし可能になることにより、プロセッサもしく
は、メモリコントローラを制御しているプログラムが、
モードレジスタをセットした時に、正しくセット出来て
いるか確認することが出来る。モードレジスタが正しく
セット出来ていることが保障出来ることにより、シンク
ロナスＤＲＡＭが正しく動作するという保障が得られ、
動作の信頼性が向上する。また、プロセッサもしくは、
メモリコントローラ上を制御しているプログラムは、モ
ードレジスタを何度セットしても正しくセット出来ない
という現象に見舞われたら、シンクロナスＤＲＡＭが故
障したと見なすことが出来、故障検出に役立つ。

【００５６】また、データバスの内容と動作状態確認情
報としてのキーコードが等しい時にのみ、モードレジス
タをセット可能にし、それ以外の時は、モードレジスタ
にアクセスを禁止するモードレジスタ保護機能を備える
ことにより、誤ってモードレジスタの内容を変更する可
能性が少なくなり、正常動作中にノイズ等の影響でモー
ドレジスタの内容が書き変わることが無くなる。このこ
とは、ユーザーの意図に反し、モードレジスタの内容が
書き変わり、勝手に自メモリにデータを書き込んだり、
他メモリがメモリライトするときに、不正なデータを出
力したりして、正常なデータを壊してしまう危険性が減
ること意味している。

【００５７】

【図面の簡単な説明】

【図１】本発明を適用した、シンクロナスＤＲＡＭのコ
ントロールユニットの構成を示したブロック図である。

【図２】本発明が適用される一般的なシンクロナスＤＲ
ＡＭの構成を示しているブロック図である。

【図３】本発明を適用した、シンクロナスＤＲＡＭのコ
ントロールユニットのもう１つの構成を示したブロック
図であるである。

【図４】本発明を適用する比較的規模の大きい記憶装置
の代表的な例のシステムブロック図である。

【図５】本発明を適用した、シンクロナスＤＲＡＭのコ
ントロールユニットのもう１つの構成を示したブロック
図である。

【図６】本発明を実施した動作を説明するための、簡単
なタイミングチャートである。

【図７】本発明を実施した動作を説明するための、別な
簡単なタイミングチャートである。

【図８】本発明を実施した動作を説明するための、更に
別な簡単なタイミングチャートである。

【図９】本発明を適用した、シンクロナスＤＲＡＭのコ
ントロールユニットの更にもう1つの構成を示したブロ
ック図である。

【符号の説明】

１……メモリアレー、２……行デコーダ、３……列デコ
ーダ、４……センスアンプ、５……行アドレスバッフ
ァ、６……列アドレスカウンタ、７……リフレッシュカ
ウンター、８……Ｉ／Ｏバッファ、９……コントロール
ユニット、１０……モードレジスタ、１１……コマンド
デコードユニット、１２……論理積回路、１３……比較
回路、１４……キーコード、１４＿Ａ……キーコード、
１５……キーコードレジスタ、１６……出力制御論理回
路、１６＿Ａ……論理積回路、１６＿Ｂ……論理積回
路、１７……論理和回路、１８……出力制御信号付き出
力回路、１９……論理和回路、２０……Ｉ／Ｏバス、２
３……フリップフロップ、４１……メモリコントロー
ラ、４２……シンクロナスＤＲＡＭ、４３＿１，４３＿
２，４３＿３，４３＿４，４３＿５，４３＿６，４３＿
７，４３＿８……メモリカード、４４……プロセッサ、
４５……Ｉ／Ｏ装置、５１……コントロールバス、５２
……アドレスバス、５３……データバス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者栗原良一神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者大石貫時東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】少なくともアドレス入力時からデータ出力
時までのクロック数を設定するビットとデータ出力を連
続的に伴うことを指示するビットからなるモードレジス
タと、メモリの制御を行う信号線群の信号を解読する命
令解読手段とを有するメモリ制御手段を内蔵し、前記モ
ードレジスタへの書込み制御と通常のデータ入出力動作
制御を同一の信号線群で行う半導体メモリにおいて、該モードレジスタに格納されたデータをバスに出力する
出力制御論理回路を有することを特徴とする半導体メモ
リ。
【請求項２】請求項１の半導体メモリを含む記憶装置。
【請求項３】少なくともアドレス入力時からデータ出力
時までのクロック数を設定するビットとデータ出力を連
続的に伴うことを指示するビットからなるモードレジス
タと、メモリの制御を行う信号線群の信号を解読する命
令解読手段とを有するメモリ制御手段を内蔵し、前記モ
ードレジスタへの書込み制御と通常のデータ入出力動作
制御を同一の信号線群で行う半導体メモリにおいて、あらかじめ設定された動作状態確認情報と、該動作状態
確認情報とモードレジスタに格納されている情報を比較
する回路と、該比較結果に応じてモードレジスタにデー
タを格納するための信号を制御する制御回路とを有する
ことを特徴とする半導体メモリ。
【請求項４】動作状態確認情報として、アドレスバスの
データを用いることを特徴とした、請求項３における半
導体メモリ。
【請求項５】動作状態確認情報として、データバスのデ
ータを用いることを特徴とした、請求項３における半導
体メモリ。
【請求項６】請求項３または４または５の半導体メモリ
を含む記憶装置。
【請求項７】少なくともアドレス入力時からデータ出力
時までのクロック数を設定するビットとデータ出力を連
続的に伴うことを指示するビットからなるモードレジス
タを内蔵した半導体メモリにおいて、あらかじめ設定された動作状態確認情報に基づき、該モ
ードレジスタへのアクセス可否を決定する手段を内蔵し
たことを特徴とする半導体メモリ。
【請求項８】請求項７の半導体メモリを含む記憶装置。
【請求項９】半導体メモリのモードレジスタを設定する
ステップと、半導体メモリにアクセスするステップを有
するメモリアクセス方法において、該モードレジスタのデータを読み出すステップを有し、
半導体メモリにアクセスする際には、モードレジスタの
データを読み出すステップにより、該半導体メモリのモ
ードレジスタを設定するステップにより予め設定された
モードレジスタのデータを読み出し、該読みＤＲＡＭ出
されたデータを予め設定されたデータと比較するステッ
プと、該比較結果が一致の場合のみ半導体メモリにアク
セスを許可する該半導体メモリにアクセスするステップ
を有するメモリアクセス方法。