JP2008530721A - 揮発性メモリのレジスタの読み出し - Google Patents

Abstract

ＳＤＲＡＭモジュール（100）のＤＲＡＭ配列（104）に記憶されていないデータは、同期データ転送で、ＳＤＲＡＭモジュールから読み出される。レジスタ読み出しコマンド／動作と呼ばれるデータ転送は、タイミングおよび動作において、ＤＲＡＭ配列に記憶されているデータに対して指示される読み出しコマンド／動作に似ている。レジスタ読み出しコマンドは、ＳＤＲＡＭの制御信号およびバンク アドレス ビットの固有の符号化によって識別される。１つの実施形態において、レジスタ読み出しコマンドは、ＭＲＳまたはＥＭＲＳコマンドと同じ制御信号状態を含み、２’ｂ１０のような固有値に設定されたバンクアドレスをもつ。レジスタ読み出しコマンドは、１つのデータのみを読み出すか、またはアドレスバスを利用して、ＤＲＡＭ配列に記憶されていない複数のデータをアドレス指定し得る。レジスタ読み出し動作は、バースト読み出しであり、バースト長は、種々のやり方で定められ得る。
【選択図】 図１

Description

関連出願
本出願は、２００５年２月１４日に出願された米国仮出願第６０／６５３，０２０号に対して優先権を主張している。

本発明は、概ね、メモリの分野、具体的には、揮発性メモリモジュールからレジスタを読み出す方法に関する。

携帯型電子デバイスは、現代の生活にとって広く普及した携行品になった。携帯型電子デバイスにおける２つの現代の傾向は、向上した機能性と、小型化されたサイズとである。向上した機能性は、より高い計算能力とより大きいメモリとを必要とする。より小さいバッテリは、より少ない電力を蓄積および供給できるので、小型化するサイズの携帯型電子デバイスは、電力消費量を重視している。したがって、性能を向上し、電力消費量を低減する進歩が、携帯型電子デバイスにとって好都合である。

ほとんどの携帯型電子デバイスは、ダイナミック ランダム アクセス メモリ（Dynamic Random Access Memory, DRAM)を含み、プロセッサまたは他の制御装置のための命令およびデータを記憶する。ＤＲＡＭは、使用可能な最もコスト効率の良いソリッド ステート メモリ技術である。１ビット当たりの価格は、ディスクドライブのような大容量記憶技術に対してより廉価であるが、高アクセス待ち時間、高電力消費量、および衝撃または振動に対して非常に損傷を受け易いこと（high sensitivity）が、多くの携帯型電子デバイスの応用における大容量記憶ドライブの使用を妨げている。

同期ＤＲＡＭ(Synchronous DRAM, SDRAM)は、全制御信号とデータ転送サイクルとをクロック端に整列させることによって、従来のＤＲＡＭよりも、向上した性能および単純化されたインタフェース設計の両者を与える。ダブル データ レート(double data rate, DDR)のＳＤＲＡＭは、クロックの立ち上がり端および立ち下がり端の両者のときにデータ転送を可能にし、さらに高い性能を与えている。

ほとんどのＳＤＲＡＭモジュールは、モードレジスタを含み、ＣＡＳ待ち時間、バースト長、等のような構成可能パラメータを記憶する。ＳＤＲＡＭ技術は、複雑さおよび構成可能性（configurability）を増したので、多くのＳＤＲＡＭモジュールは、拡張モードレジスタを追加し、書き込み長、駆動長、等のような追加の構成可能パラメータを記憶した。モードレジスタおよび拡張モードレジスタの両者は、書き込み専用である。すなわち、制御装置は、これらのレジスタの内容の読み出しに対応していない。ＤＲＡＭモジュールは、モードレジスタおよび拡張モードレジスタを取り入れて、初めて、ＤＲＡＭ配列に書き込まれる、またはそこから読み出されるデータ以外の情報を記憶した。その結果、新しいデータ転送動作が必要になった。

多くのＳＤＲＡＭモジュールは、レジスタに希望のパラメータをロードするために、モード レジスタ セット(Mode Register Set, MRS)および拡張モード レジスタ セット(Extended Mode Register Set, EMRS)の動作を含んでいる。これらの動作は、一般に、ＣＳ、ＲＡＳ、ＣＡＳ、およびＷＥの制御信号を同時にロー（low）に駆動し、バンク アドレス ビットで、ＭＲＳか、ＥＭＲＳかを選択し、選択されたレジスタに書き込まれる情報をアドレスラインＡ０ないしＡ１１上で与えることによって実施される。ほとんどの実施において、ＭＲＳまたはＥＭＲＳコマンドのときに、全ＤＲＡＭバンクはイナクティブでなければならず、別の動作は、指定最小期間、例えば、６クロックサイクルの間、ＳＤＲＡＭモジュールに対して指示されない。モードレジスタおよび拡張モードレジスタの性質のために、それらは初期化時に一度書き込まれると、決して変更されないので、これらの制限は、ＳＤＲＡＭの性能に悪い影響を与えない。

第三世代グラフィックス ダブル データ レートの業界仕様(third-generation Graphics Double Data Rate industry specification, GDDR3)は、ＳＤＲＡＭモジュールから、ＤＲＡＭ配列に記憶されているデータ以外の情報を読み出す能力を与えている。ＥＭＲＳの動作中の１つのオプションとして、ＳＤＲＡＭは、データバス上でベンダコードおよびバージョン番号を出力し得る(ＥＭＲＳの書き込み情報は、アドレスバス上で送信される)。ＥＭＲＳ動作の全制限、すなわち、全バンクがアイドルであること、およびその動作の後で、最小期間、例えば、６クロックサイクルのイナクティブ状態が続くことが、守られなければならない。情報(ベンダＩＤおよびバージョン番号)は静的な性質であるので、例えば、初期化中に、一度だけ読み出すことが必要であり、ＥＭＲＳ動作の制限は、性能にあまり影響を与えない。

ＤＲＡＭ動作の基本的な態様は、各ビット位置にデータを蓄積する容量性電荷を定期的に新しいものに取り替えて、データ状態を維持しなければならないことである。ＤＲＡＭ配列は、行ごとにリフレッシュされ、幾つかのＳＤＲＡＭモジュールは、多数のＤＲＡＭバンク内の同じ行を同時にリフレッシュし得る。ＤＲＡＭ配列内の各行は、指定リフレッシュ期間内でリフレッシュされなければならない。ＤＲＡＭの行は、リフレッシュ期間当たりに１回、連続的にリフレッシュされ、バーストリフレッシュとして知られている。しかしながら、これは、全行を循環し終わるのに必要な時間の間、ＤＲＡＭ配列へのアクセスを妨げ、性能を低下させる。その代わりに、各行に対して指示されるリフレッシュサイクルは、読み出しデータ転送および書き込みデータ転送を組み入れて、リフレッシュ期間全体にわたって均等に拡散され得る。これは、分散リフレッシュとして知られている。分散リフレッシュは、性能のペナルティを減らすので、より一般的に実施されている。

総要求リフレッシュ期間、したがって、分散リフレッシュ動作ではリフレッシュサイクルの間隔は、ＤＲＡＭ配列のダイの温度に応じる。一般に、ＤＲＡＭ配列のダイの温度が１０℃上昇するごとに、リフレッシュレートを２倍にしなければならない。ＳＤＲＡＭモジュールに対して指定されるリフレッシュ期間は、通常、最高予想動作温度でＤＲＡＭによって要求されるものである。したがって、ＤＲＡＭ配列のダイが、より低い温度であるときは必ず、リフレッシュ期間はより長くなり、分散リフレッシュサイクルでは、さらに間隔を広げ、したがって、ＤＲＡＭの読み出しおよび書き込みアクセスに対する影響を軽減し得る。これは、不要なリフレッシュ動作を無くすことによって、プロセッサの性能を向上し、かつ電力消費量を低減するであろう。

本発明の譲受人に譲渡され、本明細書に参照によって全体的に取り入れられる現在審査中の米国特許出願は、温度センサをもつＳＤＲＡＭモジュールを開示している。プロセッサのような制御装置は、温度センサの出力を定期的に読み出し、実際の最小要求リフレッシュレートを計算し得る。少なくとも初期動作中、すなわち、ＳＤＲＡＭモジュールがその動作温度で安定化する前に、制御装置は、温度センサを、定期的に、例えば、４ないし６マイクロ秒ごとに読み出し、リフレッシュレートを動的に最適化し得る。

温度センサの出力は、ＳＤＲＡＭモジュールから読み出されるデータであって、ＤＲＡＭ配列に記憶されていないデータの１つの形である。そのような情報を読み出す唯一の既知の手段、すなわち、ＧＤＤＲ３の仕様に与えられているように、ＥＭＲＳの動作時にベンダＩＤおよびバージョン番号の読み出しを“ピギーバックすること”は、許容できない性能上のペナルティを課す。既に記載したように、ほとんどの実施において、ＥＭＲＳの動作前に、全バンクはアイドルでなければならず、ＥＭＲＳの動作後の多数のクロックサイクルの間、コマンドを発行できない。理想的には、ＤＲＡＭ配列に記憶されていないデータの読み出しは、ＤＲＡＭ配列内のデータに対して指示される読み出し動作に実質的に類似した同期データ転送で行われるべきである。これは、ＤＲＡＭ配列に記憶されていないデータの読み出しが、ＤＲＡＭ配列に記憶されているデータの読み出しおよび書き込み（すなわち、正規のＤＲＡＭアクセス）にシームレスに組み入れられることを可能にする。

１つ以上の実施形態において、ＳＤＲＡＭモジュールのＤＲＡＭ配列に記憶されていないデータは、ＳＤＲＡＭモジュールから同期データ転送で読み出される。レジスタ読み出しコマンド／動作と呼ばれるデータ転送は、ＤＲＡＭ配列に記憶されているデータに対して指示される読み出しコマンド／動作に、タイミングおよび動作において似ている。レジスタ読み出しコマンドは、ＳＤＲＡＭの制御信号およびバンク アドレス ビットの固有の符号化によって区別される。１つの実施形態において、レジスタ読み出しコマンドは、ＭＲＳまたはＥＭＲＳのコマンドと同じ制御信号状態を含み、２’ｂ１０のような固有値に設定されたバンクアドレスをもつ。レジスタ読み出しコマンドは、１つのみのデータを読み出すか、またはアドレスバスを利用して、ＤＲＡＭ配列に記憶されていない複数のデータをアドレス指定し得る。レジスタ読み出し動作は、バースト読み出しであり、バースト長は、種々のやり方で定められ得る。

１つの実施形態は、ＳＤＲＡＭモジュールから、ＤＲＡＭ配列に記憶されていないデータを読み出す方法に関する。制御信号は、ＤＲＡＭ配列からデータの同期読み出しのために、制御信号の固有の符号化と共に出力され、ＤＲＡＭ配列に記憶されていないデータは、同期して読み出される。

別の実施形態は、ＤＲＡＭ配列とレジスタとを含むＳＤＲＡＭメモリモジュールに関する。モジュールは、制御回路をさらに含み、制御回路は、制御装置を用いて同期データ転送を行い、ＤＲＡＭ配列からデータを読み出し、そこへ書き込むように動作する。制御回路は、同期データ転送で、ＤＲＡＭ配列に記憶されていないデータを制御装置に出力するようにさらに動作する。

図１は、ＳＤＲＡＭメモリモジュール100および制御装置102を示している。制御装置は、プロセッサ、ディジタル信号プロセッサ、マイクロコントローラ、状態機械、等を含み得る。制御装置102は、技術的に周知であるように、制御信号のクロック(Clock, CLK)、クロックイネーブル(Clock Enable, CKE)、チップ選択(Chip Select, CS)、行アドレスストローブ(Row Address Strobe, RAS)、列アドレスストローブ(Column Address, CAS)、書き込みイネーブル(Write Enable, WE)、およびデータクォリファイア(Data Qualifier, DQM)によって、ＳＤＲＡＭモジュール100に動作を指示する。制御装置102は、ＳＤＲＡＭモジュール100への複数のアドレスラインを備え、双方向データバスがこの２つを接続する。ＳＤＲＡＭモジュールは、ＤＲＡＭ配列104を含み、ＤＲＡＭ配列104は、複数のバンク106に分割され得る。ＤＲＡＭ配列は、命令およびデータを記憶し、制御装置102の指示のもとで、制御回路108によって読み出され、書き込まれ、リフレッシュされる。

ＳＤＲＡＭモジュール100は、モードレジスタ110および拡張モードレジスタ112をさらに含む。ＳＤＲＡＭモジュール100は、ベンダＩＤおよびバージョン番号のような識別情報(identification information, ID)114をさらに含み得る。識別情報114は、レジスタに記憶されるか、その代わりに、ダイへハードワイヤードされることもある。

ＳＤＲＡＭモジュール100は、温度感知回路（temperature sensing circuit, TEMP）116をさらに含み、ＴＥＭＰ116は、サーミスタ118のような１つ以上の温度センサを含み、温度センサは、ＤＲＡＭ配列104に隣り合って配置され、ＤＲＡＭ配列のダイの温度を感知するように動作する。モードレジスタ110および拡張モードレジスタ112の内容、ＳＤＲＡＭモジュールの識別114、並びに温度センサ116の出力は全て、ＳＤＲＡＭモジュール100から読み出され得るが、ＤＲＡＭ配列104に記憶されていないデータの例である。１つ以上の実施形態にしたがって、ＤＲＡＭ配列104に記憶されていないデータの同期読み出しを行う動作が定められる。

ＳＤＲＡＭの動作は、立ち上がりクロック端時に制御装置102によってＳＤＲＡＭモジュール100に適用される制御信号の状態によって定められる。一般的なＳＤＲＡＭの動作は、次の真理値表に定められている。なお、Ｘは、関係なし（don't care）状態を示している。

１つ以上の実施形態にしたがって、ＤＲＡＭ配列に記憶されていないデータを読み出すために、次の動作が定められる。

ＤＲＡＭ配列に記憶されていないデータを読み出す動作は、本明細書において、“レジスタの読み出し”と呼ばれるが、この動作は、実際のレジスタからデータを読み出すことに制限されない。例えば、温度感知回路116の出力およびハードワイヤードされたＳＤＲＡＭモジュールのＩＤ情報114は、レジスタ読み出しコマンドにより読み出され得るが、何れのデータも、ＳＤＲＡＭモジュール100上の実際のレジスタ内に存在しないことがある。

１つの実施形態では、レジスタ読み出し動作において、ＳＤＲＡＭモジュールのＩＤ情報114は、データ バス ビットＤＱ[３:０]上で動かされる。ＳＤＲＡＭモジュールのＩＤ情報114は、ＧＤＤＲ３標準に規定されているようなベンダＩＤの形をとり得る。ベンダＩＤを読み出す能力は、“積み重ねられたチップ（stacked chip）”の応用においてとくに有益であり得る。これらの応用では、２つ以上の半導体のダイが、介在する誘電体層と共に、ワイヤーボンドによる相互接続で積み重ねられ、同じ集積回路ハウジング内でパッケージ化されている。例えば、プロセッサおよびＳＤＲＡＭのダイは、パッケージ内で積み重ねられ得る。これらの応用では、ベンダが分からないとき、ＳＤＲＡＭデバイス自体から情報を電子的に読み出すことを可能にすることなく、確認するのは不可能であり得る。

１つの実施形態では、温度感知回路116によって生成された情報は、データ バス ビットＤＱ[１０:８]上で動かされる。１つの実施形態では、温度情報は、リフレッシュレートの乗数として、次のテーブルに定められているように表現され得る。

ＳＤＲＡＭモジュールのＩＤ情報114および温度感知回路116の出力は、レジスタ読み出し動作中に、データバス上で同時に動かされ得る。レジスタ読み出しコマンドのこの実施形態では、アドレスバスは利用されず、読み出しは、読み出し専用状態レジスタのように、常に１つのデータに対して指示されることに注意すべきである。

別の実施形態において、レジスタ読み出しコマンドは、１つのデータを読み出すことに制限されない。通常、レジスタ読み出しコマンドは、ＳＤＲＡＭモジュール100から、ＤＲＡＭ配列104に記憶されていない任意のデータを読み出すのに使用され得る。これは、温度感知回路116の出力、ＳＤＲＡＭモジュールのＩＤ情報114、モードレジスタ110または拡張モードレジスタ112の内容、あるいはＳＤＲＡＭモジュール100に将来加えられ得る他のレジスタまたは登録されていないデータ源を含み得る。この実施形態では、アドレスバスの少なくとも幾つかのビットは、“関係なし（don't care）”信号として、考慮に入れられず、むしろ、レジスタ読み出しコマンドデータの源アドレスを送信する。次のテーブルは、レジスタ読み出しコマンドの一般的な場合の制御信号を示す。

レジスタ読み出しコマンドがアクセスし得る非ＤＲＡＭ配列のデータ源が、幾つあるかに関わらず、レジスタの読み出しは、全ての場合において、ＳＤＲＡＭモジュール100から制御装置102への同期データ転送として行われる。本明細書で使用されているように、“同期データ転送”は、ＤＲＡＭ配列に記憶されているデータの従来のＳＤＲＡＭデータ転送のタイミングパラメータおよび制限にしたがうＳＤＲＡＭデータ転送である。本明細書で使用されているように、データを“同期読み出しすること”は、同期データ転送でデータを読み出すことを意味する。レジスタ読み出し動作は、正規の読み出し動作のピンレベルのタイミングにしたがう。すなわち、正規の読み出しおよび書き込みの前後におけるレジスタ読み出し動作のタイミングおよび制限は、正規の読み出し動作のために定められたものと同じであり、次のテーブルに要約される。

図２は、ＤＤＲ ＳＤＲＡＭモジュール100の１回のレジスタ読み出し動作を示すタイミング図である。この場合に、ＣＡＳ待ち時間は２．５であり、バースト長は２である。レジスタ読み出しコマンドは、制御装置102によって、上述のテーブル２および４に示されている状態のＣＳ、ＲＡＳ、ＣＡＳ、およびＷＥの制御信号をクロックサイクル２の立ち上がり端に置き、さらに加えて、バンク アドレス ビット上に値２’ｂ１０を置くことによって、ＳＤＲＡＭモジュール100に提示される。レジスタ読み出し動作が２つ以上の状態レジスタを読み出し得る実施形態では、このときに、アドレスもアドレスバス上で動かされる。モードレジスタ110に記憶されているＣＡＳ待ち時間の値によって判断される遅延の後で、ＳＤＲＡＭモジュール100は、データバス上でデータを動かし、データストローブＤＱＳを動かす。図２に示されている実施形態において、レジスタ読み出し動作は、バースト読み出しであり、そのバースト長は、モードレジスタ110に記憶されているバースト長パラメータによって判断される。他の実施形態では、バースト長は、種々のやり方で判断され得る。

１つの実施形態では、レジスタ読み出し動作は、モードレジスタ110に記憶されているバースト長パラメータとは無関係の、デフォルトのバースト長をもつ。別の実施形態では、レジスタ読み出しのバースト長パラメータが定められ、その値は、ＳＤＲＡＭモジュール100上のモードレジスタ110、拡張モードレジスタ112、または他のモードレジスタに書き込まれる。したがって、レジスタ読み出し動作は、常に、記憶されたバースト長であり得る。別の実施形態では、各レジスタ読み出し動作のバースト長は、レジスタ読み出しコマンド時に、例えば、高次のアドレスビットのような、１つ以上の未使用の制御信号上で、バースト長の値を符号化することによって、制御装置102によってＳＤＲＡＭモジュール100に伝えられ得る。

図３および４は、レジスタ読み出し動作が、通常のＳＤＲＡＭの読み出しおよび書き込み動作へどのようにシームレスに統合され得るかを示した典型的なタイミング図である。図３は、レジスタの読み出しの後に、通常の読み出が続くことを示しており、なお、両者の読み出し動作は、２のバースト長をもつ。この場合に、ＣＡＳ待ち時間は、２である。２サイクルの非ＤＲＡＭデータ(すなわち、ＤＲＡＭ配列104に記憶されていないＳＤＲＡＭモジュール100からのデータ読み出し)の後に、２サイクルのＤＲＡＭ配列104からのデータの読み出しが続く。レジスタ読み出し動作が、１つのみの位置にアクセスする（すなわち、アドレスバスが使用されない）実施形態では、非ＤＲＡＭデータの第２の転送(または、より長いバースト長では、後続の転送)は、第１の転送の複製であり得る。その代わりに、第２および後続のバースト転送は、０、または任意の他の所定の値であることもある。

図４は、レジスタ読み出し動作を示しており、ここでは、バースト転送が終了し、その後に、ＤＲＡＭ配列104へのデータの書き込みが続いている。この場合は、レジスタ読み出し動作は、３のＣＡＳ長をもつ。バースト長は、少なくとも２である。レジスタ読み出しコマンドの後に続くバースト終了コマンドによって、レジスタ読み出しバーストは、２の長さで終了する。ＤＲＡＭ配列104へのデータの書き込みは、ＳＤＲＡＭモジュール100から読み出されるデータであって、ＤＲＡＭ配列104に記憶されなかったデータの転送に続く。書き込みが、ＤＲＡＭ配列104からのデータの読み出しの後に続くのと同じやり方で、制御装置102は、タイミングパラメータｔ_ＤＱＳＳにしたがって、ＤＱバス上で、ＤＲＡＭ配列104へ書き込まれるデータを動かす。

図３および４に示されている例は、単に典型例である。一般に、レジスタ読み出し動作は、全ての点で（コマンドが発行されるときの制御信号の状態およびバンク アドレス ビットではなく）従来のＳＤＲＡＭの読み出し動作にしたがう。したがって、ＤＲＡＭ配列104に記憶されていないデータは、ＳＤＲＡＭモジュール100からいつでも読み出されることができ、ＤＲＡＭ配列104からの読み出し、およびそこへの書き込み時の影響は最小化される。

“モジュール”という用語は、本明細書では、一般的な意味で使用され、ＤＲＡＭ配列104および制御回路108を含む機能的なＳＤＲＡＭユニットを示している。具体的には、“モジュール”という用語は、シングル イン ライン メモリ モジュール(Single In-line Memory Module, SIMM)またはデュアル イン ライン メモリ モジュール(Dual In-line Memory Module, DIMM)のような用語を含む業界標準識別子に限定されない。

本発明は、本明細書において、特定の特徴、態様、およびその実施形態に関して記載されたが、多数のバリエーション、変更、および他の実施形態が本発明の広い範囲内で可能であり、したがって、全てのバリエーション、変更、および実施形態が本発明の範囲内であると見なされることは明らかである。したがって、本発明の実施形態は、全ての点において例示的であって、限定的ではないと解釈され、特許請求項の意味および同等の範囲内に入る全ての変更は、そこに含まれると意図される。

プロセッサの機能ブロック図。 レジスタ読み出し動作のタイミング図。 レジスタ読み出し後に、読み出しが続くタイミング図。 レジスタ読み出しバーストの終了後に、書き込みが続くタイミング図。

符号の説明

118・・・サーミスタ。

Claims (35)

1. 同期ダイナミック アクセス ラム(Synchronous Dynamic Access Ram, SDRAM)モジュールから、ダイナミック アクセス ラム（Dynamic Access Ram, DRAM）配列に記憶されていないデータを読み出す方法であって、
   ＤＲＡＭ配列からのデータの同期読み出しのための制御信号を、制御信号の固有の符号化と共に与えることと、
   ＤＲＡＭ配列に記憶されていないデータを同期して読み出すこととを含む方法。
2. ＤＲＡＭ配列に記憶されていないデータを同期して読み出すことが、ＤＲＡＭの行が開いているときに、ＤＲＡＭ配列に記憶されていないデータを同期して読み出すことを含む請求項１記載の方法。
3. ＤＲＡＭ配列に記憶されていないデータが、レジスタの内容を含む請求項１記載の方法。
4. レジスタが、モード レジスタ セット(Mode Register Set, MRS)または拡張モード レジスタ セット(Extended Mode Register Set, EMRS)である請求項３記載の方法。
5. ＤＲＡＭ配列に記憶されていないデータが、センサの出力を含む請求項１記載の方法。
6. センサが温度センサであり、ＤＲＡＭ配列に記憶されていないデータが、メモリモジュールの内部温度を示す請求項５記載の方法。
7. ＤＲＡＭ配列に記憶されていないデータが、リフレッシュレートの乗数である請求項６記載の方法。
8. メモリモジュールの温度に応じて、リフレッシュレートを調節することをさらに含む請求項６記載の方法。
9. ＤＲＡＭ配列に記憶されていないデータが、メモリモジュールにおいてハードワイヤードされている請求項１記載の方法。
10. 制御信号の固有の符号化が、レジスタの書き込みのために定められたバンクアドレスとは異なるバンクアドレスをもつ、レジスタの書き込みのための符号化である請求項１記載の方法。
11. ＲＡＳ、ＣＡＳ、およびＷＥの制御信号がロー（low）であり、バンクアドレスが２’ｂ１０である請求項１０記載の方法。
12. ＤＲＡＭ配列に記憶されていないデータを読み出す直前または直後に、ＤＲＡＭ配列からデータを読み出すか、またはそこへ書き込むことをさらに含む請求項１記載の方法。
13. ＤＲＡＭ配列に記憶されていないデータを同期して読み出すことが、ＤＲＡＭ配列に記憶されていないデータをバーストで読み出すことを含む請求項１記載の方法。
14. バースト長が、ＤＲＡＭ配列に記憶されているデータの同期読み出しのためのバースト長によって判断される請求項１３記載の方法。
15. メモリモジュール上のレジスタ内のＤＲＡＭ配列に記憶されていないデータの読み出しバーストのためのバースト長であって、ＤＲＡＭ配列に記憶されているデータの同期読み出しのためのバースト長とは異なるバースト長をプログラムすることをさらに含み、バースト長が、ＤＲＡＭ配列に記憶されていないデータの読み出しバーストのためにプログラムされたバースト長である請求項１３記載の方法。
16. バースト長が、メモリモジュール上のレジスタへプログラムされている、ＤＲＡＭ配列に記憶されているデータの読み出しバーストのためのバースト長とは無関係の、所定のデフォルト値である請求項１３記載の方法。
17. バースト長が、メモリモジュールへ出力される制御信号において符号化される請求項１３記載の方法。
18. バースト長が、未使用のアドレスビットにおいて符号化される請求項１３記載の方法。
19. ＤＲＡＭ配列と、
    レジスタと、
    制御装置を用いて同期データ転送を行い、ＤＲＡＭ配列からデータを読み出し、そこへ書き込むように動作する制御回路であって、同期データ転送で、ＤＲＡＭ配列に記憶されていないデータを制御装置へ出力するようにさらに動作する制御回路とを含むＳＤＲＡＭメモリモジュール。
20. ＤＲＡＭ配列の行が開いているとき、制御回路が、同期データ転送で、ＤＲＡＭ配列に記憶されていないデータを、制御装置へ出力するように動作する請求項１９記載のメモリモジュール。
21. 同期データ転送が、制御装置からの制御信号の固有の符号化を含む請求項１９記載のメモリモジュール。
22. 制御信号の固有の符号化が、レジスタの書き込みのために定められたバンクアドレスとは異なるバンクアドレスをもつ、レジスタの書き込みのための符号化である請求項２１記載のメモリモジュール。
23. ＲＡＳ、ＣＡＳ、およびＷＥの制御信号がロー（low）であり、バンクアドレスが２’ｂ１０である請求項２２記載のメモリモジュール。
24. 同期データ転送が、バースト転送である請求項１９記載のメモリモジュール。
25. レジスタが、ＤＲＡＭ配列からのデータの読み出し転送のためのバースト長を記憶し、ＤＲＡＭ配列に記憶されていないデータの同期データ転送のためのバースト長が、記憶されているバースト長によって判断される請求項２４記載のメモリモジュール。
26. レジスタが、ＤＲＡＭ配列からではないデータの読み出し転送のためのバースト長を記憶し、ＤＲＡＭ配列に記憶されていないデータの同期データ転送のためのバースト長が、ＤＲＡＭ配列からではないデータの読み出し転送のための記憶されているバースト長によって判断される請求項２４記載のメモリモジュール。
27. バースト長が、レジスタに記憶されている任意のバースト長とは無関係の、所定のデフォルト値である請求項２４記載のメモリモジュール。
28. バースト長が、制御装置からの制御信号において符号化される請求項２４記載のメモリモジュール。
29. バースト長が、未使用のアドレスビットにおいて符号化される請求項２４記載のメモリモジュール。
30. ＤＲＡＭ配列に記憶されていないデータが、レジスタの内容を含む請求項１９記載のメモリモジュール。
31. ＤＲＡＭ配列に記憶されていないデータが、メモリモジュールにおいてハードワイヤードされている請求項１９記載のメモリモジュール。
32. センサをさらに含み、ＤＲＡＭ配列に記憶されていないデータが、センサの出力を含む請求項１９記載のメモリモジュール。
33. センサが温度センサであり、ＤＲＡＭ配列に記憶されていないデータが、メモリモジュールの内部温度を表わす請求項３２記載のメモリモジュール。
34. ＤＲＡＭ配列に記憶されていないデータが、リフレッシュレートの乗数である請求項３３記載のメモリモジュール。
35. 制御回路が、ＤＲＡＭ配列に記憶されていないデータを制御装置に出力する直前または直後に、ＤＲＡＭ配列から、またはＤＲＡＭ配列へデータの同期転送を行うように動作する請求項１９記載のメモリモジュール。

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