JP2010507148A - 同時ステータスレジスタ読み取り - Google Patents
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Abstract
Description
Claims (39)
- ステータス情報を読み取る方法であって、前記方法は、
NビットデータバスのNビットの異なるサブセットのM上で、対応するステータス情報を駆動するように、そして、前記NビットデータバスのN−Mビットをトライステートするように、前記Nビットデータバスを共有する複数のパラレルメモリデバイス(100)のそれぞれを構成することと、
ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイスから前記ステータス情報を読み取ることと、
を備えている、
方法。 - 前記ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイス(100)からステータス情報を読み取ることは、固有のバンク選択ビット符号化で、READコマンドが続くモードレジスタセット(MRS)コマンドを、前記の複数のメモリデバイスに対して、同時に発行することを備えている、請求項1に記載の方法。
- 前記固有のバンク選択ビット符号化は、2’b10である、請求項2に記載の方法。
- 前記のメモリデバイス(100)から読み取られる予定である前記ステータス情報は、アドレスバス値で選択されている、請求項2に記載の方法。
- 各メモリデバイス(100)が前記対応するステータス情報を駆動するように構成されている前記Nビットの前記サブセットのMに対応する、0、1、あるいは、複数のデータストローブ(DQS)信号を駆動するように、そして、残りのDQS信号をトライステートするように、前記のメモリデバイスを構成すること、をさらに備えている請求項1に記載の方法。
- 前記ステータス情報読み取りオペレーションにおいて前記の複数のメモリデバイス(100)から前記ステータス情報を読み取ることは、2つ以上のデータ転送サイクルにおいて、前記の複数のメモリデバイス(100)から前記ステータス情報を連続的に読み取ることを備えており、また、少なくとも1つのメモリデバイスは、そのステータス情報をシリアル化し、前記Nビットのその構成されたサブセットのM上で部分ステータス情報を連続的に駆動し、そして、各データ転送サイクルにおいて、N−Mビットをトライステートする、請求項1に記載の方法。
- 前記ステータス情報読み取りオペレーションにおいて前記の複数のメモリデバイス(100)から前記ステータス情報を読み取ることは、同じステータス情報読み取りオペレーションにおいて、各メモリデバイス(100)上で、メモリアレイ(104)に関連づけられた温度情報を読み取ることを備えている、請求項1に記載の方法。
- 前記ステータス情報読み取りオペレーションにおいて前記の複数のメモリデバイス(100)から前記ステータス情報を読み取ることは、同じステータス情報読み取りオペレーションにおいて、各メモリデバイス上でレジスタを読み取ることを備えている、請求項1に記載の方法。
- Nビットの異なるサブセットのM上で前記ステータス情報を駆動するように各メモリデバイス(100)を構成することは、レジスタ(120)における構成ビットを設定することを備えている、請求項1に記載の方法。
- Nビットの異なるサブセットのM上で前記ステータス情報を駆動するように各メモリデバイス(100)を構成することは、あらかじめ決定された論理レベルに各メモリデバイス上で構成ピンを結びつけることを備えている、請求項1に記載の方法。
- Nビットデータインタフェースを有するメモリデバイス(100)であって、前記メモリデバイスは、
読み取りアクセスが前記データインタフェースのすべてのNビット上でデータを駆動する、複数のアドレス可能データストレージロケーションを含み、
読み取りアクセスが前記データインタフェースの前記Nビットの構成可能なサブセットM上でステータス情報を駆動する、1つまたは複数のステータス情報のロケーションによって特徴づけられている、
メモリデバイス。 - ステータス情報ロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記データのインタフェースのN−Mビットをトライステートする、請求項11に記載のメモリデバイス(100)。
- 特定のステータス情報のロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記メモリデバイスがステータス情報を駆動する前記Nビットの前記サブセットMに対応する1つまたは複数のDQS信号を駆動する、請求項11に記載のメモリデバイス(100)。
- 前記特定のステータス情報のロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記データインタフェースの前記残りのN−Mビットに対応するDQS信号をトライステートする、請求項13に記載のメモリデバイス(100)。
- 前記1つまたは複数のステータス情報のロケーションは、1つまたは複数のレジスタを備えている、請求項11に記載のメモリデバイス(100)。
- 前記1つまたは複数のステータス情報のロケーションは、前記メモリデバイスにおけるメモリアレイ(104)に関連づけられた温度センサ(116)の出力を備えている、請求項11に記載のメモリデバイス(100)。
- 前記データインタフェースの前記Nビットの前記構成可能なサブセットMを特定している構成ビットを保存しているレジスタ(120)、をさらに備えている請求項11に記載のメモリデバイス(100)。
- 前記データインタフェースの前記Nビットの前記構成可能なサブセットMを特定する構成ピン、をさらに備えている請求項11に記載のメモリデバイス(100)。
- バースト形態において前記Nビットデータバスの構成されたサブセットM上で、部分ステータス情報を連続的に駆動することと、ステータス情報をシリアル化することと、が操作可能なコントローラ(102)、をさらに備えている請求項11に記載のメモリデバイス(100)。
- Nビットデータバスに対してパラレルに接続された2つ以上のメモリデバイス(100)と、なお、各メモリデバイスは、前記Nビットデータバスの前記Nビットの異なるサブセットのM上でステータス情報を駆動し、ステータス読み取りオペレーションの間に前記NビットデータバスのN−Mビットをトライステートすることが操作可能である;
前記メモリデバイス(100)に接続されており、前記ステータス読み取りオペレーションを介して、前記2つ以上のメモリデバイスから前記ステータスを同時に読み取ることが操作可能な、コントローラ(102)と;
を備えているメモリサブシステム。 - 前記ステータス読み取りオペレーションは、固有のバンク選択ビット符号化で、READコマンドが続くモードレジスタセット(MRS)コマンドを備えている、請求項20に記載のメモリサブシステム。
- 前記固有のバンク選択ビット符号化は、2’b10である、請求項20に記載のメモリサブシステム。
- アドレスバス値は、前記メモリデバイスから読み取られるべき前記ステータス情報を選択する、請求項20に記載のメモリサブシステム。
- メモリデバイス(100)のうち1つまたは複数は、ステータス情報をシリアル化することと、また、前記ステータス読み取りオペレーションの間に、バースト形態において前記Nビットデータバスの構成されたサブセットのM上で部分ステータス情報を連続的に駆動することと、が操作可能である、請求項20に記載のメモリサブシステム。
- 各メモリデバイス(100)は、前記Nビットデータバスの構成されたサブセットのMに関連づけられた0、1、あるいは複数のDQS信号を駆動することと、また、前記ステータス読み取りオペレーションの間に残りのDQS信号をトライステートすることと、がさらに操作可能である、請求項20に記載のメモリサブシステム。
- Nビット、双方向データバス、および制御信号出力、を備えているメモリコントローラ(102)であって、
前記Nビットデータバスの前記Nビットの異なるサブセットのM上でステータス情報を駆動するように、そしてステータス情報読み取りコマンドの間に前記NビットデータバスN−Mビットをトライステートするように、複数のメモリデバイス(100)のそれぞれを構成することが操作可能であり、また、ステータス情報読み取りオペレーションにおいて前記複数のメモリデバイスからステータス情報を読み取ることがさらに操作可能である、制御回路、
によって特徴づけられる、メモリコントローラ(102)。 - バンク選択出力信号、をさらに備えており、なお、前記制御回路(103)は、ステータス情報を読み取る前記複数のメモリデバイスに対して、READコマンドが続く、固有のバンク選択ビット符号化で、モードレジスタセット(MRS)コマンドを同時に発行することが操作可能である、請求項26に記載のメモリコントローラ(102)。
- 前記固有のバンク選択ビット符号化は、2’b10である、請求項27に記載のメモリコントローラ(102)。
- アドレス出力信号、をさらに備えており、なお、前記MRSコマンドの間の前記アドレスバス値は、前記メモリデバイスから読み取られる予定である、前記ステータス情報を選択する、請求項27に記載のメモリコントローラ(102)。
- log.sub.2N双方向データストローブ(DQS)信号、をさらに備えており、なお、前記制御回路は、ステータス情報を駆動するように、前記対応するメモリデバイスが、構成されている前記Nビットの前記サブセットのMに対応する、0、1、あるいは複数のDQS信号を駆動するように、そして、残りのDQS信号をトライステートするように、各メモリデバイスを構成することがさらに操作可能である、請求項26に記載のメモリコントローラ(102)。
- 前記制御回路(103)は、2つ以上のデータ転送サイクルにおいて、前記複数のメモリデバイスから前記ステータス情報を連続的に読み取ることによって、前記複数のメモリデバイス(100)から前記ステータス情報を読み取ることが操作可能であり、また、少なくとも1つのメモリデバイスは、各データ転送サイクルの間、そのステータス情報をシリアル化し、前記Nビットデータバスの前記Nビットのその構成されたサブセットのM上で部分ステータス情報を連続的に駆動し、そしてN−Mビットをトライステートする、請求項26に記載のメモリコントローラ(102)。
- 前記制御回路(103)は、前記ステータス情報読み取りオペレーションにおいて、各メモリデバイス上で、対応するメモリアレイ(104)に関連づけられた温度情報を読み取ることが操作可能である、請求項26に記載のメモリコントローラ(102)。
- 前記制御回路(103)は、前記ステータス情報読み取りオペレーションにおいて各メモリデバイス(100)上で対応するレジスタを読み取ることが操作可能である、請求項26に記載のメモリコントローラ(102)。
- 前記制御回路(103)は、前記メモリデバイス上で、対応するレジスタにおいて構成ビットを設定することによって、前記Nビットの異なるサブセットのM上で前記ステータス情報を駆動する各メモリデバイス(100)を構成している、請求項26に記載のメモリコントローラ(102)。
- 前記複数のパラレルメモリデバイス上のシンクロナスREADオペレーションを実行することによって続いて、前記メモリデバイス(100)上でバンク選択信号の固有の符号化で、モードレジスタセット(MRS)オペレーションを実行することと、
前記ステータス情報を同時に読み取ることと、
をさらに備えている請求項1に記載の方法。 - バンク選択信号の前記固有の符号化は、2’b10である、請求項35に記載の方法。
- 読み取られる予定である前記ステータス情報は、前記MRSオペレーションの間に、アドレスバス上の値によって選択される、請求項35に記載の方法。
- 前記ステータス情報を同時に読み取ることは、前記シンクロナスREADオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることを備えている、請求項35に記載の方法。
- 前記シンクロナスREADオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることは、バーストにおいて前記ステータス情報を連続的に読み取ることを備えている、請求項38に記載の方法。
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