KR20100108697A - 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치 - Google Patents

데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치 Download PDF

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KR20100108697A
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Abstract

데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 메모리 관련 고유정보가 특정한 동작 모드에서 출력되는 복수의 출력 라인들 마다 각기 대응적으로 연결된 복수의 멀티플렉서들을 바이트 단위로 가지는 멀티플렉싱부와 패키지 조립 공정에서 대응되는 패키지 핀들과 전기적으로 연결되며, 상기 멀티플렉싱부의 상기 복수의 멀티플렉서들의 출력단에 각기 대응 연결된 데이터 출력 패드들과 상기 패키지 핀들과의 매칭을 위해 상기 데이터 출력 패드들을 스왑 해야 할 경우에 미리 설정된 스왑 프로그램 정보에 따른 멀티플렉싱 선택신호를 상기 복수의 멀티플렉서들로 인가하는 스왑 보정부를 구비한다. 본 발명의 실시예의 구성에 따르면, 메모리 관련 고유정보가 특정한 동작 모드에서 출력되는 복수의 출력 패드들을 갖는 디램 칩을 핀 배치가 제각기 다른 다양한 패키지들 중 하나에 패키징 하는 경우에도 스왑 프로그램 정보에 따라 스와핑이 수행되도록 함에 의해 디램 외부의 콘트롤러가 상기 메모리 관련 고유정보를 신뢰성 있게 리드할 수 있게 된다.
Figure P1020090026833
반도체 메모리 장치, 디램, 데이터 출력 패드, 출력 스왑, 퓨즈 프로그램

Description

데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치{Semiconductor memory device having swap function for DQ pads}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 상태 레지스터 리드 기능이 채용된 반도체 메모리 장치에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다. 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 메인 메모리로서 흔히 채용되고 있다.
도 1에서 보여지는 바와 같이 통상적인 데이터 처리 시스템에 채용되는 다이나믹 랜덤 억세스 메모리 장치(10:이하 DRAM)는 시스템 버스(B1)를 통해 마이크로 프로세싱 유닛(2)과 연결되어 메인 메모리로서 기능할 수 있다. 즉, 데이터 처리 시스템의 마이크로 프로세싱 유닛(2)은 시스템 버스(B5)를 통해 플래시 메모리(4)와 연결되어 상기 플래시 메모리(4)에 저장된 프로그램에 따라 설정된 프로세싱 동 작을 행하고 필요 시 제어버스(B2)를 통하여 구동부(6)를 제어한다. 상기 구동부(6)의 제어시 상기 마이크로 프로세싱 유닛(2)은 프로세싱 동작을 위해 상기 DRAM(10)의 메모리 셀에 데이터를 라이트하고 라이트된 데이터를 메모리 셀로부터 리드하는 데이터 억세싱 동작을 수행한다.
상기 마이크로 프로세싱 유닛(2)이 상기 DRAM(10)을 통하여 데이터 억세싱을 행할 경우에, 상기 DRAM(10)의 내부 정보를 리드할 필요가 있는 경우가 있다. 이를 위해, 상기 DRAM(10)은 특정한 모드에 진입되면, DRAM에 관련된 내부의 정보를 미리 할당된 데이터 출력 패드를 통하여 출력하게 된다. 예를 들어, SRR(상태 레지스터 리드)동작 모드가 그 것이다.
상기 특정한 모드에 따라, DQ8~DQ10를 통해서 코드화된 내부 온도정보가 출력될 경우, 상기 마이크로 프로세싱 유닛(2)은 상기 DQ8~DQ10을 통해 리드한 내부 온도정보를 활용하여 리프레쉬 주기를 변경하는 코멘드를 상기 DRAM(10)으로 인가할 수 있다.
한편, 상기 DRAM(10)의 칩은 다양한 패키지에 실장되어 패키징된다. 예를 들어, 상기DRAM(10)칩은 응용처에 따라 SDR 패키지, DDR 패키지, 또는 152FBGA 패키지에 선택적으로 적용될 수 있다. 그러한 경우에 패키지 외부 핀들의 배열과 상기 DRAM(10)의 칩에 있는 데이터 출력 패드들의 배열은 서로 다른 경우가 발생된다. 따라서, 데이터 출력 패드들의 스왑(swap)을 적절히 행하지 않으면, DRAM에 관련된 내부의 정보를 미리 할당된 데이터 출력 패드를 통하여 출력하게 되는 기능이 디세이블된다. 결국, SRR(상태 레지스터 리드)동작 모드를 보장하기 위해서는 패키지 핀들에 맞게 상기 DRAM 칩의 DQ 패드들을 매칭하여야 한다.
따라서, 메모리 관련 고유정보가 특정한 동작 모드에서 출력되는 복수의 출력 패드들을 갖는 디램 칩을 핀 배치가 제각기 다른 다양한 패키지들 중 하나에 패키징 하는 경우에도 디램 외부의 콘트롤러가 상기 메모리 관련 고유정보를 신뢰성 있게 리드할 수 있는 대책이 요망된다.
따라서, 본 발명의 목적은 메모리 관련 고유정보가 특정한 동작 모드에서 출력되는 복수의 출력 패드들을 갖는 디램 칩을 핀 배치가 제각기 다른 다양한 패키지들 중 하나에 패키징 하는 경우에도 스왑 프로그램 정보에 따라 스와핑이 수행되도록 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 패키지의 핀 배치가 데이터 출력 패드의 배치와 다른 경우에도 디램 외부의 콘트롤러가 상기 메모리 관련 고유정보를 신뢰성 있게 리드할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 적용되는 패키지의 다양성에 무관하게 상태 레지스터 리드 기능을 신뢰성 있게 보장할 수 있는 반도체 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 출력 패드의 스왑을 보정할 수 있는 기능을 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 반도체 메모리 장치는,
메모리 관련 고유정보가 특정한 동작 모드에서 출력되는 복수의 출력 라인들 마다 각기 대응적으로 연결된 복수의 멀티플렉서들을 바이트 단위로 가지는 멀티플렉싱부와 패키지 조립 공정에서 대응되는 패키지 핀들과 전기적으로 연결되며, 상기 멀티플렉싱부의 상기 복수의 멀티플렉서들의 출력단에 각기 대응 연결된 데이터 출력 패드들과 상기 패키지 핀들과의 매칭을 위해 상기 데이터 출력 패드들을 스왑 해야 할 경우에 미리 설정된 스왑 프로그램 정보에 따른 멀티플렉싱 선택신호를 상기 복수의 멀티플렉서들로 인가하는 스왑 보정부를 구비한다.
본 발명의 실시예에서 상기 미리 설정된 스왑 프로그램 정보는 바이트 단위의 스왑이 수행되도록 하는 정보일 수 있다.
또한, 상기 미리 설정된 스왑 프로그램 정보는 동일 바이트 내에서 비트 단위의 증가 또는 감소 스왑이 수행되도록 하는 정보일 수 있다.
본 발명의 실시예에서, 상기 멀티플렉싱 선택신호는 퓨즈 프로그램에 의해 생성될 수 있으며, 상기 멀티플렉서들은 각기 4입력 1출력 멀티플렉서 또는 2입력 1출력 멀티플렉서일 수 있다.
본 발명의 실시예의 응용에 따라, 상기 데이터 출력 패드들 중 일부 패드들은 상기 멀티플렉서들의 동작에 따른 스왑이 수행되고 나머지 패드들은 특정 논리 데이터로서 코딩될 수 있다.
본 발명의 실시예적 다른 양상(another aspect)에 따른 반도체 장치는:
메모리 관련 고유정보가 SRR(상태 레지스터 리드)동작 모드에서 출력되는 복수의 출력 라인들 마다 각기 대응적으로연결된 복수의 멀티플렉서들을 바이트 단위로 가지는 멀티플렉싱부와
패키지 조립 공정에서 대응되는 패키지 핀들과 전기적으로 연결되며, 상기 멀티플렉싱부의 상기 복수의 멀티플렉서들의 출력단에 각기 대응 연결된 데이터 출력 패드들과
상기 패키지 핀들과의 매칭을 이루기 위해 상기 패키지 핀들을 기준으로 상기 데이터 출력 패드들을 스왑 해야 할 경우에 미리 설정된 퓨즈 프로그램 정보에 따른 멀티플렉싱 선택신호를 상기 복수의 멀티플렉서들로 바이트 단위로 각기 인가하는 스왑 보정부를 구비한다.
본 발명의 실시예에서, 상기 데이터 출력 패드들이 32개인 경우에 상기 멀티플렉서는 4입력 1출력 멀티플렉서일 수 있으며,
상기 미리 설정된 퓨즈 프로그램 정보는 바이트끼리의 스왑 또는 동일 바이트 내에서 비트 단위의 증가나 감소 스왑이 수행되도록 하는 정보일 수 있다.
본 발명의 실시예적 또 다른 양상에 따라, 상태 레지스터 리드 기능을 갖는 반도체 메모리 장치에서 적용되는 패키지 핀들과의 매칭을 위해 데이터 출력 패드들을 스와핑 하는 방법은:
상기 데이터 출력 패드들 중 적어도 일부 패드들에 대응되는 수의 멀티플렉서를 준비하는 단계와:
상기 패키지 핀들의 일부 핀들과 상기 일부 패드들 사이를 서로 일대일로 대 응시키기 위한 스왑 프로그램 정보에 따라 상기 멀티플렉서를 제어하여, 바이트끼리의 스왑 또는 동일 바이트 내에서 비트 스왑이 수행되도록 하는 단계를 가진다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 적용되는 패키지의 종류가 달라 데이터 출력 패드를 패키지 핀에 맞게 스왑 해야 할 경우에도 상태 레지스터 리드 모드 동작이 에러 없이 지지된다.
이하에서는 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 반도체 패키지 제조 공정 및 다이나믹 랜덤 억세스 메모리의 기본적 데이터 억세스 동작 및 그와 관련된 통상적 내부 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
후술되는 본 발명의 실시예에 대한 철저한 이해를 위한 의도만으로서, 도 2 및 도 4를 통하여 컨벤셔날 기술들 및 SRR 기능이 간략히 설명될 것이다.
도 2는 도 1중 DRAM의 구성 블록도이고, 도 3은 도 2의 SRR 동작 시 데이터 출력 패드들에 각기 할당된 고유 정보들의 예시도이며, 도 4는 도 2의 패키징 시 패키지 종류에 따른 데이터 출력 패드들의 스왑을 설명하기 위해 제시된 도면이다.
먼저, 도 2에서 보여지는 DRAM의 구성 블록은, 통상적인 기능 블록들의 와이어링 관계를 보여주는 것으로서, 본 발명의 실시 예가 적용될 수 있는 장치블록이다. 도면을 참조하면, 코멘드 레지스터(2), 어드레스 버퍼(4), 어드레스 콘트롤부(6), 리드/라이트 콘트롤부(8), 로우 디코더(10), 컬럼 디코더(12), 메모리 코어(14), 리드 패쓰 회로(16), 라이트 패쓰 회로(18), DQ를 포함하는 DRAM 블록 구성이 나타나 있다.
상기 코멘드 레지스터(2)는 클럭 인에이블신호(CKE), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)를 수신하여 어드레스 콘트롤부(6)와 리드/라이트 콘트롤부(8)에 코멘드 신호를 인가한다.
상기 어드레스 버퍼(4)는 인가되는 어드레스(ADD)를 클럭(CK/CKB)에 응답하여 저장하고 이를 로우 디코더(10) 및 컬럼 디코더(12)에 로우 어드레스와 컬럼 어드레스로서 각기 인가한다.
상기 메모리 코어(14)에는 비트라인 페어에 연결된 비트라인 센스앰프와, 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(SC)로 이루어진 메모리 셀(MC)이 워드라인과 비트라인의 교차점에 매트릭스 형태로 연결된 구조의 메모리 뱅크를 복수로 가지는 메모리 셀 어레이가 포함된다.
상기 어드레스 콘트롤부(6)는 데이터의 억세스를 위한 어드레스를 생성하고 데이터 보존을 위한 리프레쉬 동작을 제어하는 역할을 한다.
상기 로우 디코더(10)는 상기 어드레스 콘트롤부(6)와 상기 메모리 코어(14)에 연결되며 로우 어드레스 디코딩을 행하여 선택된 워드라인이 활성화(Activation)되도록 한다.
또한, 상기 컬럼 디코더(12)는 컬럼 어드레스를 수신하여 메모리 코어(14)내의 메모리 셀들에 대한 비트라인들을 선택하기 위해 컬럼 선택신호를 출력한다.
상기 리드 패쓰회로(16)와 라이트 패쓰회로(18)는 입출력 라인과 복수의 증폭회로와 프리차아지부 및 버퍼 등을 포함할 수 있다. 예컨대, 로컬 입출력 라인 프리차아지부, 로컬 센스앰프, 글로벌 센스앰프, 및 글로벌/로컬 입출력라인 드라이버 등이 이에 해당된다.
상기 리드 패쓰회로(16)와 라이트 패쓰회로(18)에 공통 연결된 출력단(DQ)은 대응되는 DQ 패드에 연결된다.
SRR(상태 레지스터 리드)동작 모드에서 상기 DQ 패드를 통해서는 코드화된 내부 정보가 출력된다. 즉, DRAM에는DRAM의 내부 정보를 외부의 콘트롤러 또는 프로세서가 알 수 있도록 하기 위해 SRR(상태 레지스터 리드)동작이 표준화되어 있다. 이에 따라, DQ 패드들은 미리 할당된 특정한 정보를 출력한다.
보다 구체적으로, 도 3에서 보여지는 바와 같이 DQ0~DQ7과, DQ11~DQ15에는 DRAM 동작과는 별로 상관없는 고정된 정보가 할당되어 있다. 이와는 달리 DQ8~DQ10에는 DRAM 동작과는 매우 상관이 있는 가변적 정보가 할당되어 있다.
예컨대, DQ0~DQ3에는 제조 메이커 ID가 할당되어 있고,DQ4~DQ7에는 제조 마스크에 대한 리바이젼 ID가 할당되어 있으며, DQ8~DQ10에는 칩의 내부 온도정보를 가리키는 리프레쉬 레이트가 할당되어 있다. 또한, DQ11에는 기관(Organization)ID가, DQ12에는 디바이스 타입 ID가, DQ13~DQ15에는 덴시티 ID가 각기 할당되어 있다. DQ16~DQ31에는 예비 ID가 할당된다.
도 3에서와 같이, DQ8~DQ10을 제외한 모든 DQ들에는 고정된 정보가 할당되어진 셈이다.
한편, 상기 DRAM의 칩은 수요자의 다양한 요구에 따라 다양한 패키지에 실장된다. 예를 들어, 상기 DRAM 칩은 응용처에 따라 SDR(Single Date Rate) 패키지, DDR(double data rate) 패키지, 또는 152FBGA(Fine-pitch Ball Grid Array) 패키지에 선택적으로 적용될 수 있다. 그러한 경우에 패키지 외부 핀들의 배열과 상기 DRAM(10)의 칩에 있는 데이터 출력 패드들의 배열은 서로 다른 경우가 흔히 발생된다.
패키지들의 외부 핀들이 다양한 형태로 배열된 것을 알기 위해 도 4를 참조한다. 도 4에서, 도면의 좌측에 x32의 경우에 3가지 패키지 형태가 나타나 있고, 도면의 우측에 x16의 경우에 1가지 경우의 패키지 형태가 나타나 있다. 도 4에서 이해의 편의상 패키지 핀들의 번호들이 바이트 내에서 아래에서 위로 증가하는 경우에는 위로 상승하는 화살표를 병기하였고, 위에서 아래로 증가하는 경우에는 아래로 하강하는 화살표를 병기하였다.
x32의 경우를 먼저 참조하면, DRAM 칩의 DQ 패드들이 32개로 웨이퍼 상에서 제조된 경우에, 제0바이트에는 0~7 DQ 패드가 대응되고, 제1바이트에는 8~15 DQ 패드가 대응되며, 제2바이트에는 16~23 DQ 패드가 대응되고, 제3바이트에는 24~31 DQ 패드가 대응된 것이 보여진다. 여기서, 제0바이트에서 제3바이트에 대응된 DQ 패드들의 번호들은 아래에서 위로 차례로 증가함을 알 수 있다.
한편, 도 4에서, DDR 타입의 패키지를 채용하는 경우에 패키지의 외부 핀들은 상기 DRAM 칩의 DQ 패드들과는 제3바이트의 경우에만 매칭되고 제0,1,2 바이트의 경우에는 매칭되지 않는 것이 보여진다. 그렇지만, 모든 바이트에 대응된 패키지 핀들의 번호들은 아래에서 위로 차례로 증가함을 알 수 있다. 이와 같이 DQ 패드들과 패키지 핀들이 서로 매칭되지 않는 경우에는 바이트 단위의 스왑이 DDR 제품의 완성을 위해 필요하게 된다. 즉, 제2 바이트에 속한 DQ 패드들을 도면에서 가장 하부로 이동하여 제2 바이트에 속한 패키지 핀들과 매칭시키고, 제0 바이트를 제1 바이트가 있는 곳으로 이동시키고, 제1 바이트를 제2 바이트가 있던 곳으로 이동시키면, DDR 타입 패키지의 외부 핀들에 대한 바이트와 일치되는 것이다. 이와 같이, DDR 타입 패키지와 상기 DRAM 칩의 DQ 패드들이 서로 매칭되지 않는 경우에는 바이트 단위의 스왑이 필요하게 된다.
또한, 도 4에서, SDR 타입의 패키지를 채용하는 경우에 패키지의 외부 핀들은 상기 DRAM 칩의 DQ 패드들과는 제0,1,2,3 바이트끼리 서로 비교할 경우에 매칭되지 않음을 알 수 있다. 또한, 제3 바이트 끼리를 비교하면, 상기 DRAM 칩의 DQ 패드들(DQ24~DQ31)은 아래에서 위로 차례로 증가하는데 비해, 패키지 핀들의 번호들(PKG31~PKG24)은 아래에서 위로 차례로 감소함을 알 수 있다. 또한, 패키지 핀들 의 번호들(PKG23~PKG16)은 아래에서 위로 차례로 감소된 것이 보여진다. 이와 같이 DQ 패드들과 패키지 핀들이 서로 매칭되지 않는 경우에는 바이트 단위의 스왑 및 비트 단위의 스왑이 필요해진다.
도 4에서, 152FBGA 타입의 패키지를 채용하는 경우에 패키지의 외부 핀들은 상기 DRAM 칩의 DQ 패드들과는 제0,1,2,3 바이트끼리 서로 비교할 경우에 모두 매칭되지 않음을 알 수 있다. 또한, 모든 바이트의 패키지 핀들의 번호들은 아래에서 위로 차례로 감소된 것이 보여진다. 이 경우에도 DRAM 칩의 DQ 패드들을 통한 바이트 단위의 스왑 및 비트 단위의 스왑이 필요해진다.
마지막으로, 도 4에서 x16의 경우를 먼저 참조하면, DRAM 칩의 DQ 패드들이 16개로 웨이퍼 상에서 제조된 경우에, 제0바이트에는 0~7 DQ 패드가 대응되고, 제1바이트에는 8~15 DQ 패드가 대응된 것이 보여진다. 여기서, 제0바이트 및 제1바이트에 대응된 DQ 패드들(DQ0~DQ15)의 번호들은 아래에서 위로 차례로 증가함을 알 수 있다.
한편, DDR 타입의 패키지를 채용하는 경우에 x16으로 구성된 패키지의 외부 핀들(PKG0~PKG15)은 상기 DRAM 칩의 DQ 패드들과는 동일 바이트 내의 비트끼리 서로 매칭되지 않는 것이 보여진다. 즉, 제1 바이트내의 패키지 핀들의 번호들(PKG8~PKG15)은 아래에서 위로 차례로 감소하고, 제0 바이트 내의 패키지 핀들의 번호들(PKG0~PKG7)도 아래에서 위로 차례로 감소함을 알 수 있다. 따라서, 이와 같이 DQ 패드들과 패키지 핀들이 서로 매칭되지 않는 경우에는 DRAM 칩의DQ 패드들을 통해, 동일 바이트 내에서의 비트 단위의 스왑이 DDR 제품의 완성을 위해 필요하 게 된다.
도 4를 통하여 설명된 바와 같이, 패키지 핀들과 DRAM 칩의 DQ 패드들이 서로 매칭되지 않는 경우 데이터 출력 패드들의 스왑(swap)을 적절히 행할 필요성이 있는 것이다. 만약, 그렇게 하지 않으면, DRAM에 관련된 내부의 정보를 미리 할당된 데이터 출력 패드를 통하여 출력하게 되는 SRR 기능이 디세이블될 수 있다.
따라서, 메모리 관련 고유정보가 특정한 동작 모드에서 출력되는 복수의 출력 패드들을 갖는 디램 칩을 핀 배치가 제각기 다른 다양한 패키지들 중 하나에 패키징 하는 경우에 디램 외부의 콘트롤러가 상기 메모리 관련 고유정보를 신뢰성 있게 리드할 수 있는 대책이 요구된다.
예를 들어, 16비트로 코딩된 DRAM 정보를 설정된 DQ를 통해 출력한다고 가정하면, 패키지 상에서 DQ를 스왑해야할 경우에 SRR 동작에 문제가 발생되므로, 최소한 DQ8,DQ9,DQ10의 경우에 DQ 스왑을 보정해주어야 한다.
본 발명의 실시예에서 위와 같은 문제를 해결하기 위해 도 5와 같은 기능 블록들을 갖는 반도체 메모리 장치를 마련하였다.
도 5는 본 발명의 실시예에 따라 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치의 일부 기능 블록들을 보여준다.
이제부터는 본 발명의 실시예들에 관한 구체가 설명될 것이다.
도 5를 참조하면, 제0바이트 블록(300)의 내에서 복수의 데이터 출력 패드들(DQ0~DQ7)과, 상기 복수의 데이터 출력 패드들(DQ0~DQ7)의 전단에 연결된 복수의 멀티플렉서들(200~240)과, 상기 멀티플렉서들(200~240)의 선택단에 공통 연결된 스 왑 보정부(100)가 보여진다. 또한, 제1바이트 블록(310)의 내에서 복수의 데이터 출력 패드들(DQ8~DQ15)과, 상기 복수의 데이터 출력 패드들(DQ8~DQ15)의 전단에 연결된 복수의 멀티플렉서들(210~250)과, 상기 멀티플렉서들(210~250)의 선택단에 공통 연결된 스왑 보정부(110)가 보여진다. 제2바이트 블록(320)의 내에서 복수의 데이터 출력 패드들(DQ16~DQ23)과, 상기 복수의 데이터 출력 패드들(DQ16~DQ23)의 전단에 연결된 복수의 멀티플렉서들(220~260)과, 상기 멀티플렉서들(220~260)의 선택단에 공통 연결된 스왑 보정부(120)가 보여진다. 마지막으로, 제3바이트 블록(330)의 내에서 복수의 데이터 출력 패드들(DQ24~DQ31)과, 상기 복수의 데이터 출력 패드들(DQ24~DQ31)의 전단에 연결된 복수의 멀티플렉서들(230~270)과, 상기 멀티플렉서들(230~270)의 선택단에 공통 연결된 스왑 보정부(130)가 보여진다.
결국, 메모리 관련 고유정보가 SRR(상태 레지스터 리드)동작 모드에서 출력되는 복수의 출력 라인들 마다 상기 복수의 멀티플렉서들이 각기 대응적으로 연결됨에 의해, 멀티플렉싱부를 구성한다.
또한, 데이터 출력 패드들은 패키지 조립 공정에서 대응되는 패키지 핀들과 전기적으로 연결되며, 상기 멀티플렉싱부의 상기 복수의 멀티플렉서들의 출력단에 각기 대응 연결되어 있다.
상기 스왑 보정부는 패키지 핀들과의 매칭을 이루기 위해 상기 패키지 핀들을 기준으로 상기 데이터 출력 패드들을 스왑 해야 할 경우에 미리 설정된 퓨즈 프로그램 정보에 따른 멀티플렉싱 선택신호를 상기 복수의 멀티플렉서들로 바이트 단위로 각기 인가할 수 있다.
도 5의 가장 좌측에 보여지는 것은 SRR 용 고유 정보의 출력라인들을 의미한다. CA1,CA2는 각기 증가하는 번호를 갖는 바이트를 가리키고, CA3,CA4는 각기 감소하는 번호를 갖는 바이트를 가리킨다.
도 5에서는 x32의 경우에 바이트 단위 및 비트 단위의 증감 스왑이 가능한 구성이 도시된다.
제0바이트 블록(300)의 내에서 스왑 보정부(100)에서 출력되는 멀티플렉싱 선택신호가 "00"인 경우에 SRR용 고유정보들 중 CA1이 선택된다. 즉, 4입력 1출력 멀티플렉서(200)는 CA1의 0과, CA2의 8과, CA3의 7과 CA4의 15를 입력으로서 수신하고, CA1의 0을 데이터 출력 패드(DQ0)에 연결한다. 이에 따라, 4입력들 0,8,7,15중 0번째 출력라인이 0번째 데이터 출력 패드(DQ0)와 연결된다. 상기 4입력 1출력 멀티플렉서(200)의 상부에 있는 멀티플렉서(미도시)는 CA1의 1과, CA2의 9과, CA3의 6과 CA4의 14를 입력으로서 수신하고, CA1의 1을 데이터 출력 패드(DQ1)에 연결한다. 이에 따라, 4입력들 1,9,6,14중 1번째 출력라인이1번째 데이터 출력 패드(DQ1)와 연결된다. 계속하여, 4입력 1출력 멀티플렉서(240)는 CA1의 7과, CA2의 15와, CA3의 0과 CA4의 8를 입력으로서 수신하고, CA1의 7을 데이터 출력 패드(DQ7)에 연결한다. 이에 따라, 4입력들 7,15,0,8중 7번째 출력라인이 7번째 데이터 출력 패드(DQ0)와 연결된다.
따라서, 제0바이트 블록(300)의 내에서는 상기 멀티플렉싱 선택신호가 "00"이었으므로, 스와핑이 행해지지 않은 셈이다.
바이트 단위 및 비트 감소 스왑을 수행하기 위해, 제1바이트 블록(310)의 내 에서 스왑 보정부(110)에서 출력되는 멀티플렉싱선택신호가 "11"인 경우에 SRR용 고유정보들 중 CA4이 선택된다. 즉, 4입력 1출력 멀티플렉서(210)는 CA1의 0과, CA2의 8과, CA3의 7과 CA4의 15를 입력으로서 수신하고, CA4의15를 데이터 출력 패드(DQ8)에 연결한다. 상기 4입력 1출력 멀티플렉서(210)의 상부에 있는 멀티플렉서(미도시)는 CA1의 1과, CA2의 9과, CA3의 6과 CA4의 14를 입력으로서 수신하고, CA4의 14를 데이터 출력 패드(DQ9)에 연결한다. 계속하여, 4입력 1출력 멀티플렉서(250)는 CA1의 7과, CA2의 15와, CA3의 0과 CA4의 8를 입력으로서 수신하고, CA4의 8을 데이터 출력 패드(DQ15)에 연결한다.
또한, 도 5의 구성을 변경하여, 상기 데이터 출력 패드들 중 일부 패드들은 상기 멀티플렉서들의 동작에 따른 스왑이 수행되고 나머지 패드들은 특정 논리 데이터로서 코딩되도록 할 수도 있을 것이다. 이는, 최소한 DQ8,DQ9,DQ10의 경우에 DQ 스왑을 보정해주기 위한 것이다.
상기한 바와 같이, 미리 설정된 퓨즈 프로그램 정보에 의해, 바이트끼리의 스왑 또는 동일 바이트 내에서 비트 단위의 증가나 감소 스왑이 수행되도록 할 수 있다.
이와 같이, 상태 레지스터 리드 기능을 갖는 반도체 메모리 장치에서 적용되는 패키지 핀들과의 매칭을 위해 데이터 출력 패드들을 스와핑 하는 방법은, 상기 데이터 출력 패드들 중 적어도 일부 패드들에 대응되는 수의 멀티플렉서를 준비하고, 상기 패키지 핀들의 일부 핀들과 상기 일부 패드들 사이를 서로 일대일로 대응시키기 위한 스왑 프로그램 정보에 따라 상기 멀티플렉서를 제어하여, 바이트끼리 의 스왑 또는 동일 바이트 내에서 비트 스왑이 수행되도록 하는 것이다.
도 5을 통한 실시예에서, x32의 경우의 스왑이 설명되었지만, x16의 경우에도 바이트 단위의 스왑 및 비트 단위의 증감 스왑이 이루어질 수 있도록 퓨즈 프로그램을 행할 수 있음은 물론이다.
본 발명의 실시예에 따르면, 메모리 관련 고유정보가 특정한 동작 모드에서 출력되는 복수의 출력 패드들을 갖는 디램 칩을 핀 배치가 제각기 다른 다양한 패키지들 중 하나에 패키징 하는 경우에도 스왑 프로그램 정보에 따라 스와핑이 수행되도록함에 의해 디램 외부의 콘트롤러가 상기 메모리 관련 고유정보를 신뢰성 있게 리드할 수 있게 된다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 프로그램 방식이나 멀티플렉싱의 구성을 다르게 또는 변경 할 수 있을 것이다. 퓨즈 프로그램 방식을 탈피하는 경우에는 메탈 옵션 또는 모드 레지스터 세트 신호를 이용할 수 있을 것이다.
또한, DRAM에서의 경우를 예로 들었으나, 의사(Pseudo) SRAM이나 SRAM 등과 같은 타의 휘발성 메모리, 또는 플래시 메모리 등과 같은 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용 가능할 것이다.
도 1은 통상적인 데이터 처리 시스템의 구성블록도
도 2는 도 1중 DRAM의 구성블록도
도 3은 도 2의 SRR 동작 시 데이터 출력 패드들에 각기 할당된 고유 정보들의 예시도
도 4는 도 2의 패키징 시 패키지 종류에 따른 데이터 출력 패드들의 스왑을 설명하기 위해 제시된 도면
도 5는 본 발명의 실시예에 따라 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치의 일부 기능 블록들을 보여주는 도면

Claims (10)

  1. 메모리 관련 고유정보가 특정한 동작 모드에서 출력되는 복수의 출력 라인들 마다 각기 대응적으로 연결된 복수의 멀티플렉서들을 바이트 단위로 가지는 멀티플렉싱부와
    패키지 조립 공정에서 대응되는 패키지 핀들과 전기적으로 연결되며, 상기 멀티플렉싱부의 상기 복수의 멀티플렉서들의 출력단에 각기 대응 연결된 데이터 출력 패드들과
    상기 패키지 핀들과의 매칭을 위해 상기 데이터 출력 패드들을 스왑 해야 할 경우에 미리 설정된 스왑 프로그램 정보에 따른 멀티플렉싱 선택신호를 상기 복수의 멀티플렉서들로 인가하는 스왑 보정부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 미리 설정된 스왑 프로그램 정보는 바이트 단위의 스왑이 수행되도록 하는 정보임을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 미리 설정된 스왑 프로그램 정보는 동일 바이트 내에서 비트 단위의 증가 또는 감소 스왑이 수행되도록 하는 정보임을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 멀티플렉싱 선택신호는 퓨즈 프로그램에 의해 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 멀티플렉서들은 각기 4입력 1출력 멀티플렉서 또는 2입력 1출력 멀티플렉서임을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 데이터 출력 패드들 중 일부 패드들은 상기 멀티플렉서들의 동작에 따른 스왑이 수행되고 나머지 패드들은 특정 논리 데이터로서 코딩되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 메모리 관련 고유정보가 SRR(상태 레지스터 리드)동작 모드에서 출력되는 복수의 출력 라인들 마다 각기 대응적으로 연결된 복수의 멀티플렉서들을 바이트 단위로 가지는 멀티플렉싱부와
    패키지 조립 공정에서 대응되는 패키지 핀들과 전기적으로 연결되며, 상기 멀티플렉싱부의 상기 복수의 멀티플렉서들의 출력단에 각기 대응 연결된 데이터 출력 패드들과
    상기 패키지 핀들과의 매칭을 이루기 위해 상기 패키지 핀들을 기준으로 상기 데이터 출력 패드들을 스왑 해야 할 경우에 미리 설정된 퓨즈 프로그램 정보에 따른 멀티플렉싱 선택신호를 상기 복수의 멀티플렉서들로 바이트 단위로 각기 인가하는 스왑 보정부를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 데이터 출력 패드들이 32개인 경우에 상기 멀티플렉서는 4입력 1출력 멀티플렉서임을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 미리 설정된 퓨즈 프로그램 정보는 바이트끼리의 스왑 또는 동일 바이트 내에서 비트 단위의 증가나 감소 스왑이 수행되도록 하는 정보임을 특징으로 하는 반도체 메모리 장치.
  10. 상태 레지스터 리드 기능을 갖는 반도체 메모리 장치에서 적용되는 패키지 핀들과의 매칭을 위해 데이터 출력 패드들을 스와핑 하는 방법에 있어서:
    상기 데이터 출력 패드들 중 적어도 일부 패드들에 대응되는 수의 멀티플렉 서를 준비하는 단계와:
    상기 패키지 핀들의 일부 핀들과 상기 일부 패드들 사이를 서로 일대일로 대응시키기 위한 스왑 프로그램 정보에 따라 상기 멀티플렉서를 제어하여, 바이트끼리의 스왑 또는 동일 바이트 내에서 비트 스왑이 수행되도록 하는 단계를 가짐을 특징으로 하는 방법.
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