KR100867636B1 - 고속 동작이 가능한 스택 뱅크 메모리 - Google Patents
고속 동작이 가능한 스택 뱅크 메모리 Download PDFInfo
- Publication number
- KR100867636B1 KR100867636B1 KR1020070014945A KR20070014945A KR100867636B1 KR 100867636 B1 KR100867636 B1 KR 100867636B1 KR 1020070014945 A KR1020070014945 A KR 1020070014945A KR 20070014945 A KR20070014945 A KR 20070014945A KR 100867636 B1 KR100867636 B1 KR 100867636B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- decoder
- pad
- banks
- sense amplifier
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
Description
Claims (13)
- 프로세서로부터 어드레스 및 제어신호를 수신하는 제1 패드와 데이터를 입출력하는 제2 패드가 대향하여 배치되는 메모리에 있어서,스택(stack)으로 배치되는 복수의 뱅크;상기 제1 패드로부터 수신된 로우 어드레스 및 제어신호를 통해 상기 복수의 뱅크에 포함되는 워드 라인을 활성화하며, 상기 복수의 뱅크에 상응하게 배치되는 X-디코더;상기 제1 패드로부터 수신된 칼럼 어드레스 및 제어신호를 통해 상기 활성화된 워드 라인에 연결된 메모리 셀에 상응하는 칼럼 선택 라인을 활성화하는 Y-디코더; 및상기 복수의 뱅크를 사이에 두고 상기 Y-디코더에 대향 배치되며, 상기 메모리 셀에 데이터를 기입 또는 독출하기 위한 증폭 과정을 수행하는 메인 센스 앰프를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
- 제1항에 있어서,상기 메인 센스 앰프는 상기 제2 패드에 인접하게 배치되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제1항에 있어서,상기 복수의 뱅크 각각은 미리 설정된 워드 라인을 포함하는 단위 메모리 셀 어레이를 포함하며, 상기 단위 메모리 셀 어레이는 메모리 셀 데이터를 증폭하는 로컬 증폭부 및 선택된 메모리 셀에 기입 또는 독출할 데이터를 래치하는 게이트부를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
- 제3항에 있어서,상기 게이트부는 상기 Y-디코더와 상기 칼럼 선택 라인을 통해 연결되며, 상기 메인 센스 앰프와 메인 입출력 라인을 통해 연결되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제4항에 있어서,상기 칼럼 선택 라인 및 상기 메인 입출력 라인에 따른 시간 지연의 합은 상기 뱅크에 포함된 각 메모리 셀에 대해 미리 설정된 범위 내에 있는 것을 특징으로 하는 스택 뱅크 메모리.
- 삭제
- 제1항에 있어서,상기 Y-디코더 및 메인 센스 앰프는 상기 복수의 뱅크에 공통으로 사용되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제1항에 있어서,상기 복수의 뱅크 각각은 복수의 메모리 영역을 포함하며, 상기 복수의 메모리 영역은 논리적으로 구분되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제1항에 있어서,상기 복수의 뱅크 각각은 복수의 메모리 영역을 포함하며, 상기 복수의 메모리 영역은 물리적으로 이격되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제8항에 있어서,상기 Y-디코더 및 메인 센스 앰프는 상기 복수의 메모리 영역에 상응하게 배치되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제9항 또는 제10항에 있어서,상기 메인 센스 앰프와 상기 제2 패드 사이에 배치되며, 복수의 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하는 복수의 글로벌 데이터라인을 더 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
- 삭제
- 삭제
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070014945A KR100867636B1 (ko) | 2007-02-13 | 2007-02-13 | 고속 동작이 가능한 스택 뱅크 메모리 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070014945A KR100867636B1 (ko) | 2007-02-13 | 2007-02-13 | 고속 동작이 가능한 스택 뱅크 메모리 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080075688A KR20080075688A (ko) | 2008-08-19 |
KR100867636B1 true KR100867636B1 (ko) | 2008-11-10 |
Family
ID=39879195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070014945A KR100867636B1 (ko) | 2007-02-13 | 2007-02-13 | 고속 동작이 가능한 스택 뱅크 메모리 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100867636B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101566407B1 (ko) | 2009-03-25 | 2015-11-05 | 삼성전자주식회사 | 적층 메모리 소자 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980074781A (ko) * | 1997-03-27 | 1998-11-05 | 윤종용 | 반도체 메모리 장치 |
KR19990088093A (ko) * | 1998-05-07 | 1999-12-27 | 니시무로 타이죠 | 반도체메모리시스템및반도체메모리의액세스제어방법및반도체메모리 |
-
2007
- 2007-02-13 KR KR1020070014945A patent/KR100867636B1/ko active IP Right Grant
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980074781A (ko) * | 1997-03-27 | 1998-11-05 | 윤종용 | 반도체 메모리 장치 |
KR19990088093A (ko) * | 1998-05-07 | 1999-12-27 | 니시무로 타이죠 | 반도체메모리시스템및반도체메모리의액세스제어방법및반도체메모리 |
Also Published As
Publication number | Publication date |
---|---|
KR20080075688A (ko) | 2008-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9640233B2 (en) | Semiconductor memory device having inverting circuit and controlling method there of | |
US10846169B2 (en) | Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices | |
US6044032A (en) | Addressing scheme for a double data rate SDRAM | |
US8717828B2 (en) | Multi channel semiconductor memory device and semiconductor device including the same | |
US6515937B2 (en) | Test circuit for testing semiconductor memory | |
US9824776B1 (en) | Semiconductor memory device and weak cell detection method thereof | |
US7738311B2 (en) | Semiconductor memory devices having optimized memory block organization and data line routing for reducing chip size and increasing speed | |
US6353549B1 (en) | Architecture and package orientation for high speed memory devices | |
KR102234946B1 (ko) | 워드라인 및 감지 증폭기를 제어하기 위한 장치 및 방법 | |
US7764565B2 (en) | Multi-bank block architecture for integrated circuit memory devices having non-shared sense amplifier bands between banks | |
US8947952B2 (en) | Input-output line sense amplifier having adjustable output drive capability | |
US11551775B2 (en) | Semiconductor memory devices and memory systems including the same | |
US6862244B2 (en) | DRAM with segmental cell arrays and method of accessing same | |
KR100867636B1 (ko) | 고속 동작이 가능한 스택 뱅크 메모리 | |
KR100438779B1 (ko) | 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치 | |
US6882554B2 (en) | Integrated memory, and a method of operating an integrated memory | |
JP3349777B2 (ja) | 半導体記憶装置 | |
JPH11204749A (ja) | 半導体装置 | |
KR101412072B1 (ko) | 히든 타이밍 파라미터들을 관리하는 메모리 장치 | |
US20070165439A1 (en) | Edge pad architecture for semiconductor memory | |
KR100703834B1 (ko) | 고속 동작을 위한 메모리 칩 아키텍쳐 | |
KR20220016934A (ko) | 메모리 시스템 | |
KR20080074343A (ko) | 개선된 데이터라인을 갖는 스택 뱅크 메모리 | |
KR20230067426A (ko) | 메모리 장치 및 이를 포함하는 메모리 시스템 | |
KR20080007940A (ko) | 스플릿 뱅크 구조의 반도체 메모리 장치 및 데이터 입출력방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121011 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20141028 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20151029 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20171030 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20181029 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20191028 Year of fee payment: 12 |