KR100867636B1 - 고속 동작이 가능한 스택 뱅크 메모리 - Google Patents
고속 동작이 가능한 스택 뱅크 메모리 Download PDFInfo
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Abstract
Description
Claims (13)
- 프로세서로부터 어드레스 및 제어신호를 수신하는 제1 패드와 데이터를 입출력하는 제2 패드가 대향하여 배치되는 메모리에 있어서,스택(stack)으로 배치되는 복수의 뱅크;상기 제1 패드로부터 수신된 로우 어드레스 및 제어신호를 통해 상기 복수의 뱅크에 포함되는 워드 라인을 활성화하며, 상기 복수의 뱅크에 상응하게 배치되는 X-디코더;상기 제1 패드로부터 수신된 칼럼 어드레스 및 제어신호를 통해 상기 활성화된 워드 라인에 연결된 메모리 셀에 상응하는 칼럼 선택 라인을 활성화하는 Y-디코더; 및상기 복수의 뱅크를 사이에 두고 상기 Y-디코더에 대향 배치되며, 상기 메모리 셀에 데이터를 기입 또는 독출하기 위한 증폭 과정을 수행하는 메인 센스 앰프를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
- 제1항에 있어서,상기 메인 센스 앰프는 상기 제2 패드에 인접하게 배치되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제1항에 있어서,상기 복수의 뱅크 각각은 미리 설정된 워드 라인을 포함하는 단위 메모리 셀 어레이를 포함하며, 상기 단위 메모리 셀 어레이는 메모리 셀 데이터를 증폭하는 로컬 증폭부 및 선택된 메모리 셀에 기입 또는 독출할 데이터를 래치하는 게이트부를 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
- 제3항에 있어서,상기 게이트부는 상기 Y-디코더와 상기 칼럼 선택 라인을 통해 연결되며, 상기 메인 센스 앰프와 메인 입출력 라인을 통해 연결되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제4항에 있어서,상기 칼럼 선택 라인 및 상기 메인 입출력 라인에 따른 시간 지연의 합은 상기 뱅크에 포함된 각 메모리 셀에 대해 미리 설정된 범위 내에 있는 것을 특징으로 하는 스택 뱅크 메모리.
- 삭제
- 제1항에 있어서,상기 Y-디코더 및 메인 센스 앰프는 상기 복수의 뱅크에 공통으로 사용되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제1항에 있어서,상기 복수의 뱅크 각각은 복수의 메모리 영역을 포함하며, 상기 복수의 메모리 영역은 논리적으로 구분되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제1항에 있어서,상기 복수의 뱅크 각각은 복수의 메모리 영역을 포함하며, 상기 복수의 메모리 영역은 물리적으로 이격되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제8항에 있어서,상기 Y-디코더 및 메인 센스 앰프는 상기 복수의 메모리 영역에 상응하게 배치되는 것을 특징으로 하는 스택 뱅크 메모리.
- 제9항 또는 제10항에 있어서,상기 메인 센스 앰프와 상기 제2 패드 사이에 배치되며, 복수의 메모리 영역 각각에 상응하는 데이터의 입출력을 수행하는 복수의 글로벌 데이터라인을 더 포함하는 것을 특징으로 하는 스택 뱅크 메모리.
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KR1020070014945A KR100867636B1 (ko) | 2007-02-13 | 2007-02-13 | 고속 동작이 가능한 스택 뱅크 메모리 |
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KR19980074781A (ko) * | 1997-03-27 | 1998-11-05 | 윤종용 | 반도체 메모리 장치 |
KR19990088093A (ko) * | 1998-05-07 | 1999-12-27 | 니시무로 타이죠 | 반도체메모리시스템및반도체메모리의액세스제어방법및반도체메모리 |
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KR19980074781A (ko) * | 1997-03-27 | 1998-11-05 | 윤종용 | 반도체 메모리 장치 |
KR19990088093A (ko) * | 1998-05-07 | 1999-12-27 | 니시무로 타이죠 | 반도체메모리시스템및반도체메모리의액세스제어방법및반도체메모리 |
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