JPH11204749A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 大容量の半導体メモリとその半導体メモリを
利用して機能発揮する機能回路とを混載した高速動作す
る半導体装置を提供する。 【解決手段】 ３行３列に半導体基板を分割した領域の
うち第２行第２列を除く領域に８つのメモリアレイを配
置し、第２行第２列には機能回路を配置する。機能回路
が多数のメモリアレイと接するのでデータの転送距離が
短くなり機能回路とメモリアレイとの間で高速なデータ
転送が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、大規模半導体記
憶装置を搭載する半導体装置に関し、より特定的には、
大規模半導体記憶装置とその半導体記憶装置を利用して
機能を発揮する機能回路とを搭載する半導体装置に関す
る。

【０００２】

【従来の技術】計算機等の演算処理装置は、通常はマイ
クロプロセッサなどの機能回路がメモリを参照しながら
処理を実行する。しかし、近年汎用メモリデバイスは徐
々に高速化されてきているもののそれをはるかに超える
マイクロプロセッサ等の機能回路の処理能力の向上に伴
って、機能回路が要求するデータを、限られた数の端子
を介して機能回路が搭載されるボード上にあるメモリか
ら読出すことが難しくなってきた。

【０００３】一方、半導体プロセスの微細化技術の進歩
に伴って、１チップの半導体装置に集積可能な素子数が
増大し、システムが要求する機能回路および大規模メモ
リを１チップの半導体装置上に混載することが可能とな
ってきた。

【０００４】このような状況において、たとえばＩＳＳ
ＣＣ１９９６ではマイクロプロセッサとダイナミックメ
モリを１チップの半導体装置に混載した発表がなされて
いる（T. Shimizu et al. Prceeding of the 1996 Inte
rnational Solid-State Circuits Conference pp 216-2
17）。

【０００５】メモリとマイクロプロセッサは高速でかつ
頻繁にデータのやり取りを実施しなければならない。た
とえ単一の半導体上であっても、データ配線の長さが長
くなるとデータが長距離の配線長を伝播される際に遅延
が生じ、高速なデータ転送が不可能となる。そのため、
マイクロプロセッサとメモリとはできるだけ近傍に配置
されることが望ましい。

【０００６】図１３は、従来の汎用ダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）のメモリアレイの配置を
示す図である。このような配置は、たとえば培風館発行
の伊藤清男著「超ＬＳＩメモリ」の第１９頁の図１、１
４に示されている。

【０００７】図１３を参照して、従来のＤＲＡＭ３０２
は、長辺と短辺がほぼ１：２の比のメモリアレイ３０４
〜３１０を２行２列に配置して構成される。

【０００８】この従来のＤＲＡＭのチップ上に、マイク
ロプロセッサを混載し、マイクロプロセッサとメモリを
できるだけ近接して配置することを考える。

【０００９】図１４はマイクロプロセッサとメモリアレ
イを混載するチップのレイアウトの例を示す図である。

【００１０】先に述べたＩＳＳＣＣ１９９６での発表で
は、図１４に示す配置方法がとられている。図１４を参
照して、半導体装置３１２はメモリアレイ３０４、３０
６とメモリアレイ３１０、３０８との間の中央領域ＣＲ
Ｌにマイクロプロセッサ３１４を搭載する。このように
マイクロプロセッサを半導体装置の中央に配置すること
により、マイクロプロセッサからメモリまでの距離をで
きるだけ均等にかつ近接して配置するようにしている。

【００１１】図１５は、メモリアレイとマイクロプロセ
ッサを搭載する半導体装置の第２のレイアウト例を示す
図である。

【００１２】図１５を参照して、半導体装置３１６はメ
モリアレイ３０４、３１０とメモリアレイ３０６、３０
８との中央領域ＣＲＳにマイクロプロセッサ３１８を搭
載する。

【００１３】

【発明が解決しようとする課題】しかしながら、大規模
なマイクロプロセッサとメモリとを混載しようとした場
合、図１４に示した長辺側を延長する配置法において
は、チップの長辺と短辺の比が２以上となってしまう。

【００１４】このようなチップの形状では、半導体装置
の製造段階において、半導体装置のパターンを転写する
際に転写装置のレンズの周辺部の歪みにより製造上の困
難が発生する。このような細長い形状は、チップをアセ
ンブリする際にも困難が発生する。

【００１５】また図１５に示した短辺側を延長する方法
においては、マイクロプロセッサの形状が非常に偏平な
ものとなる。マイクロプロセッサは非常に高速動作が要
求されるため、このような大規模チップの長辺方向に長
い配置では、高速性が要求されるマイクロプロセッサ内
のデータの通信に困難が生じるという問題点がある。

【００１６】

【課題を解決するための手段】請求項１記載の半導体装
置は、チップ状に分割された半導体基板の主表面に形成
される半導体装置であって、半導体基板の主表面の中心
を包囲するように配置される複数のメモリアレイを備
え、各メモリアレイは、複数のワード線と、複数のワー
ド線と交差する複数のビット線と、複数のワード線と複
数のビット線の交点にそれぞれ対応する複数のメモリセ
ルとを含み、半導体基板の主表面の中心部の中央領域
に、複数のメモリアレイに制御信号を与える制御手段
と、複数のメモリアレイと記憶データ授受を行なうとと
もに記憶データと外部からの入力信号とを用いて所定の
処理を行ない処理結果を外部に対して出力する機能回路
をさらに備える。

【００１７】請求項２記載の半導体装置は、チップ状に
分割された半導体基板の主表面に形成される半導体装置
であって、半導体基板を３行３列に分割した領域のう
ち、その第２行第２列を除く領域にそれぞれ配置される
８つのメモリアレイを備え、各メモリアレイは、複数の
ワード線と、複数のワード線と交差する複数のビット線
と、複数のワード線と複数のビット線の交点にそれぞれ
対応する複数のメモリセルとを含み、第２行第２列の中
央領域に配置される、複数のメモリアレイに制御信号を
与える制御手段と、８つのメモリアレイと記憶データ授
受を行なうとともに記憶データと外部からの入力信号と
を用いて所定の処理を行ない処理結果を外部に対して出
力する機能回路をさらに備える。

【００１８】請求項３記載の半導体装置は、チップ状に
分割された半導体基板の主表面に形成される半導体装置
であって、半導体基板を４行３列に分割した領域のう
ち、その第２行第２列およびその第３行第２列を除く領
域にそれぞれ配置される１０個のメモリアレイを備え、
各メモリアレイは、複数のワード線と、複数のワード線
と交差する複数のビット線と、複数のワード線と複数の
ビット線の交点にそれぞれ対応する複数のメモリセルと
を含み、第２行第２列および第３行第２列を合わせた中
央領域に配置される、複数のメモリアレイに制御信号を
与える制御手段と、複数のメモリアレイと記憶データ授
受を行なうとともに記憶データと外部からの入力信号を
受け所定の処理を行ない処理結果を外部に対して出力す
る機能回路をさらに備える。

【００１９】請求項４記載の半導体装置は、請求項２、
３のいずれかに記載の半導体装置の構成に加えて、第ｍ
行に配置されるメモリアレイと第ｍ＋１行に配置される
メモリアレイ（ｍ：自然数）との間に挟まれる境界領域
は、メモリアレイに授受される記憶データを伝達するデ
ータバスおよび記憶データのカラムアドレスを伝達する
カラムアドレスバスが配置される領域を含み、第ｎ列に
配置されるメモリアレイと第ｎ＋１列に配置されるメモ
リアレイ（ｎ：自然数）との間に挟まれる境界領域は、
記憶データのロウアドレスを伝達するロウアドレスバス
が配置される領域を含む。

【００２０】請求項５記載の半導体装置は、請求項１〜
３のいずれかに記載の半導体装置の構成に加えて、中央
領域に配置され、入力信号を受ける端子と、中央領域に
配置され、処理結果を出力する端子と、中央領域に配置
される電源端子とをさらに備える。

【００２１】請求項６記載の半導体装置は、請求項２〜
３のいずれかに記載の半導体装置の構成に加えて、中央
領域に配置される、メモリアレイに使用される電位を発
生する電圧発生回路をさらに備える。

【００２２】請求項７記載の半導体装置は、請求項６記
載の半導体装置の構成に加えて、メモリアレイは、ビッ
ト線対の電位差を増幅するセンスアンプをさらに含み、
電圧発生手段は、メモリアレイのセンスアンプの電源電
位であるセンス電源電位を発生し、電圧発生手段から半
導体基板の外周にむかってビット線と同方向に伸び、セ
ンス電源電位が与えられる第１電源線と、第１電源線か
ら電源供給を受け、ワード線と同方向に伸びる第２電源
線と、第２電源線から電源供給を受け、ビット線対ごと
に設けられるセンスアンプに電源供給をする第３電源線
とをさらに備える。

【００２３】請求項８記載の半導体装置は、請求項７記
載の半導体装置の構成に加えて、メモリアレイは、カラ
ムデコーダをさらに含み、第３電源線は、メモリアレイ
のカラムデコーダが配される辺と対向する辺上を横切っ
てセンスアンプに電源供給を行なう。

【００２４】請求項９記載の半導体装置は、請求項６記
載の半導体装置の構成に加えて、電圧発生手段は、メモ
リアレイのワード線を活性化する昇圧電位を発生し、電
圧発生手段から昇圧電位を受け、ビット線と同方向に伸
びる第１電源線をさらに備え、メモリアレイ中のワード
線は、活性化時に第１電源線から昇圧電位をうける。

【００２５】請求項１０記載の半導体装置は、請求項１
〜３のいずれかに記載の半導体装置の構成において、機
能回路は、マイクロプロセッサを含む。

【００２６】請求項１１記載の半導体装置は、請求項１
０記載の半導体装置の構成に加えて、マイクロプロセッ
サは、マイクロプロセッサの外周部の複数領域に分割配
置されたキャッシュメモリを含む。

【００２７】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体装置１０００の構成を示す図で
ある。

【００２８】図１を参照して、半導体装置１０００は、
３行３列の領域に分割され、第２行第２列の中央領域を
除く８つの領域にメモリアレイ２〜１６がそれぞれ配置
されている。

【００２９】第１行第１列にはメモリアレイ２が配置さ
れ、第１行第２列にはメモリアレイ４が配置され、第１
行第３列にはメモリアレイ６が配置され、第２行第３列
にはメモリアレイ８が配置される。

【００３０】さらに、第３行第３列にはメモリアレイ１
０が配置され、第３行第２列にはメモリアレイ１２が配
置され、第３行第１列にはメモリアレイ１４が配置さ
れ、第２行第１列にはメモリアレイ１６が配置される。

【００３１】また、第２行第２列の中央領域にはメモリ
アレイ２〜１６とデータをやり取りする機能回路１８が
配置される。

【００３２】半導体装置１０００にはさらに、半導体基
板の長辺方向を３列に分割した領域の第１列と第２列と
の境界部の境界領域ＣＲＬ１と、第２列と第３列との境
界部の境界領域ＣＲＬ２とに各メモリアレイに対応して
設けられるカラムアドレスバスおよびデータバス（ＣＤ
Ｂ１〜６）が配置される。

【００３３】また半導体装置１０００には半導体基板を
短辺方向に３行に分割した第１行と第２行との境界領域
ＣＲＳ１と、第２行と第３行との境界領域ＣＲＳ２とに
各メモリアレイに対応して設けられるロウアドレスバス
ＲＢ１〜６が配置される。

【００３４】メモリアレイ２、１６には境界領域ＣＲＬ
１に配置されるカラムアドレスバス（ＣＤＢ１、ＣＤＢ
３）を通じて機能回路１８からそれぞれカラムアドレス
が与えられ、境界領域ＣＲＳ１に配置されるロウアドレ
スバスＲＢ１を通じて機能回路１８からロウアドレスが
それぞれ与えられる。

【００３５】メモリアレイ４、６には境界領域ＣＲＬ２
に配置されるカラムアドレスバス（ＣＤＢ２）を通じて
機能回路１８からそれぞれカラムアドレスが与えられ、
境界領域ＣＲＳ１に配置されるロウアドレスバスＲＢ
２、ＲＢ３を通じて機能回路１８からロウアドレスがそ
れぞれ与えられる。

【００３６】メモリアレイ８、１０には境界領域ＣＲＬ
２に配置されるカラムアドレスバス（ＣＤＢ４、ＣＤＢ
６）を通じて機能回路１８からそれぞれカラムアドレス
が与えられ、境界領域ＣＲＳ２に配置されるロウアドレ
スバスＲＢ６を通じて機能回路１８からロウアドレスが
それぞれ与えられる。

【００３７】メモリアレイ１２、１４には境界領域ＣＲ
Ｌ１に配置されるカラムアドレスバス（ＣＤＢ５）を通
じて機能回路１８からそれぞれカラムアドレスが与えら
れ、境界領域ＣＲＳ２に配置されるロウアドレスバスＲ
Ｂ５、ＲＢ４を通じて機能回路１８からロウアドレスが
それぞれ与えられる。

【００３８】図２は、図１に示した半導体装置１０００
のメモリアレイ２〜１６を含むメモリ動作を行なうメモ
リ回路部の構成を示す図である。

【００３９】図２を参照して、このメモリ回路部は、メ
モリセルアレイ４６と、ロウアドレスデコーダ４８と、
カラムアドレスデコーダ５０と、ロウアドレスストロー
ブ（ＲＡＳ）バッファ３２と、カラムアドレスストロー
ブ（ＣＡＳ）バッファ３４と、ライトイネーブル（Ｗ
Ｅ）バッファ３６と、アドレスバッファ３８と、入出力
レジスタ４０と、入力バッファ４２と、出力バッファ４
４とを備える。

【００４０】メモリセルアレイ４６は、図１で示した８
つのメモリアレイに分割される。メモリセルアレイ４６
は、複数のワード線、ワード線と交差する複数のビット
線、およびワード線とビット線との交点に対応する複数
のメモリセルを含む。

【００４１】図２では、１本のワード線５８と、１対の
ビット線５４および５６と、１つのメモリセル６０とが
代表的に示されている。

【００４２】メモリセルアレイ４６はさらに、スペアメ
モリセルアレイ５２を含む。スペアメモリセルアレイ５
２は、上記ワード線と置換可能な複数のスペアワード線
（図示せず）と、上記ビット線と置換可能な複数のスペ
アビット線（図示せず）と、上記メモリセルと置換可能
な複数のスペアメモリセル（図示せず）とを含む。

【００４３】ＲＡＳバッファ３２、ＣＡＳバッファ３４
およびＷＥバッファ３６は、図１に示した機能回路１８
の外周部に配置され、機能回路１８からメモリアレイに
与えられるロウアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥをそれぞれ受ける。

【００４４】ＲＡＳバッファ３２は機能回路から与えら
れたロウアドレスストローブ信号／ＲＡＳをラッチして
内部ロウアドレスストローブ信号／ＲＡＳＩを生成す
る。ＣＡＳバッファ３４は機能回路から与えられるカラ
ムアドレスストローブ信号／ＣＡＳをラッチして内部カ
ラムアドレスストローブ信号／ＣＡＳＩを生成する。Ｗ
Ｅバッファ３６は機能回路から与えられるライトイネー
ブル信号／ＷＥをラッチして内部ライトイネーブル信号
／ＷＥＩを生成する。

【００４５】アドレスバッファ３８は機能回路から与え
られるアドレス信号ＡＤをラッチしてアドレス信号ＡＤ
に応じたロウアドレス信号ＲＡＤまたはカラムアドレス
信号ＣＡＤを生成する。ロウアドレスデコーダ４８は内
部ロウアドレスストローブ信号／ＲＡＳＩに応答してロ
ウアドレス信号ＲＡＤを取込み、その取込まれたロウア
ドレス信号ＲＡＤに応答してワード線を選択する。カラ
ムアドレスデコーダ５０は内部カラムアドレスストロー
ブ信号／ＣＡＳＩに応答してカラムアドレス信号ＣＡＤ
を取込み、その取込まれたカラムアドレス信号ＣＡＤに
応答してビット線を選択する。

【００４６】この半導体装置におけるメモリ部はさら
に、対応する８つのメモリブロックの欠陥を救済するた
めの冗長回路６２を含む。

【００４７】冗長回路６２は、欠陥メモリセルのアドレ
スがプログラム可能なプログラム回路（図示せず）を含
む。プログラムされたロウアドレス信号が与えられる
と、冗長回路６２は、そのロウアドレス信号に応答して
選択されるべきワード線の代わりにスペアワード線を選
択するようにロウアドレスデコーダ４８を制御する。

【００４８】また、プログラムされたカラムアドレス信
号が与えられると、冗長回路６２は、そのカラムアドレ
ス信号に応答して選択されるべきビット線の代わりにス
ペアビット線を選択するようにカラムアドレスデコーダ
５０を制御する。

【００４９】また、このメモリ回路部はさらに、対応す
る８つのメモリブロックをテストするためのテスト回路
６４を含む。図１に示した配置においては、テスト回路
部はメモリに包囲された中央の領域に配置されるのが好
ましい。

【００５０】ここでのテストとしては、たとえば複数の
メモリセルに同時に同じデータを書込んだ後、その複数
のメモリセルから読出されたデータの一致または不一致
を検出する、いわゆるマルチビットテストが挙げられ
る。

【００５１】また、この半導体装置はさらに、昇圧電位
（Ｖｐｐ）生成器６６と、基板電位（Ｖｂｂ）生成器６
８とを含む。

【００５２】Ｖｐｐ生成器６６は、ワード線などを駆動
するための昇圧電位Ｖｐｐを生成する。Ｖｂｂ生成器６
８は、半導体基板に供給するための負の基板電位Ｖｂｂ
を生成する。

【００５３】図３は、図１に示した８つのメモリアレイ
の各構成を概略的に示す図である。図３を参照して、こ
のメモリアレイは、メモリセルアレイ８８と、メモリセ
ルアレイ８８の長辺方向に沿って配置され、メモリセル
の行選択に関連する動作を行なうためのロウアドレスデ
コーダ帯４８と、メモリアレイ８８の短辺方向に沿って
配置され、メモリセルの列選択に関連する動作を行なう
ためのカラムアドレスデコーダ帯５０とを含む。

【００５４】メモリセルアレイ８８は、活性化時に対応
するメモリセルアレイの一部のデータを検知し増幅する
センスアンプ帯ＳＢ♯１〜ＳＢ♯ｎ（ｎ：自然数）によ
って長辺方向に分割される。また、メモリセルアレイ８
８はグローバルＩＯ線ＧＩＯ０〜ＧＩＯ７により短辺方
向に８つの領域に分割される。

【００５５】図３では、外部から入力されたアドレスが
プリデコードされた内部ロウアドレスを伝えるロウアド
レスバス８２および外部から入力されたアドレス信号が
プリデコードされた内部カラムアドレスを伝えるカラム
アドレスバス８４と、このメモリアレイから読出された
データを伝達する入出力線ＩＯを便宜上示してある。

【００５６】図３は、カラムアドレスデコーダ帯５０と
ロウアドレスデコーダ帯４８とによって該当するカラム
選択信号ＣＬＳとワード線ＷＬがそれぞれ活性化されメ
モリアレイからグローバルＩＯ線ＧＩＯ１およびプリア
ンプ８６を通じて入出力線ＩＯにデータが読出される様
子を模式的に示している。

【００５７】図２は示されないがワード線ＷＬと平行し
て複数のワード線が配置されコラム選択線ＣＳＬと平行
して複数のカラム選択線が配置されている。

【００５８】図４は、図３におけるＡ部のメモリセルア
レイ部の構成を概略的に示す図である。

【００５９】図４を参照して、このメモリセルアレイ部
はメモリセル１０２、１０４と、メモリセルに接続され
るビット線ＢＬ、／ＢＬをイコライズするイコライズ回
路１０６と、ビット線ＢＬ、／ＢＬ上に現われるメモリ
セルから読出されたデータを増幅するセンスアンプ１０
８と、ビット線ＢＬ、／ＢＬをカラム選択信号ＣＳＬの
活性化に応じてローカルＩＯ線ＬＩＯ、／ＬＩＯにそれ
ぞれ接続するＮチャネルトランジスタ１０９、１１０
と、ローカルＩＯ線を選択する選択信号ＬＳＬの活性化
に応じてローカルＩＯ線ＬＩＯ、／ＬＩＯをそれぞれグ
ローバルＩＯ線ＧＩＯ、／ＧＩＯに接続するＮチャネル
トランジスタ１１２、１１４と、グローバルＩＯ線ＧＩ
Ｏ、／ＧＩＯ上に現れた読出データを増幅し外部に出力
するプリアンプ８６とを含む。

【００６０】メモリセル１０２は、ゲートがワード線Ｗ
Ｌ（ｎ）に接続されその活性化に応じてビット線／ＢＬ
をストレージノードＳＮｎに接続するＮチャネルトラン
ジスタ１１８と、ストレージノードＳＮｎとセルプレー
トＣＰとの間に接続されるキャパシタ１２０とを含む。

【００６１】メモリセル１０４は、ワード線ＷＬ（ｎ＋
１）がゲートに接続されその活性化に応じてビット線Ｂ
ＬとストレージノードＳＮ（ｎ＋１）を接続するＮチャ
ネルトランジスタ１２２と、ストレージノードＳＮ（ｎ
＋１）とセルプレートＣＰとの間に接続されるキャパシ
タ１２４とを含む。

【００６２】イコライズ回路１０６は、ビット線イコラ
イズ信号ＢＬＥＱをゲートに受けビット線ＢＬとビット
線／ＢＬとを接続するＮチャネルトランジスタ１２６
と、ビット線イコライズ信号ＢＬＥＱをゲートに受けビ
ット線ＢＬ、／ＢＬをそれぞれプリチャージ電位ＶＢＬ
にそれぞれ結合するＮチャネルトランジスタ１２８、１
３０とを含む。

【００６３】次に図３、図４で示したメモリアレイの動
作を簡単に説明する。スタンバイ時においては、イコラ
イズ信号ＢＬＥＱはハイ（Ｈ）レベルとなり、ビット線
ＢＬ、／ＢＬはプリチャージ電位ＶＢＬにイコライズさ
れている。また、ワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）
および列選択線ＣＳＬは、非選択レベルのロー（Ｌ）レ
ベルとなっている。

【００６４】書込時においては、まずビット線イコライ
ズ信号ＢＬＥＱがＬレベルに立下げられて、ビット線Ｂ
Ｌ、／ＢＬのイコライズが停止される。

【００６５】次いでロウアドレスデコーダ帯４８が、ロ
ウアドレスバス上の行アドレス信号に応答して行アドレ
ス信号に応じた行のワード線ＷＬ（ｎ＋１）をＨレベル
に立上げ、メモリセル１０４のＮチャネルトランジスタ
１２２を導通させる。

【００６６】ワード線ＷＬ（ｎ＋１）がＨレベルに立上
がるのと同時に選択信号ＬＳＬがＨレベルに立上がり、
Ｎチャネルトランジスタ１１２、１１４が導通する。そ
して、ローカルＩＯ線ＬＩＯ、／ＬＩＯがグローバルＩ
Ｏ線ＧＩＯ、／ＧＩＯにそれぞれ接続される。

【００６７】次いで、カラムアドレスデコーダ帯５０
が、カラムアドレスバス８４上の列アドレス信号に応じ
た列のコラム選択線ＣＳＬを活性化しＮチャネルトラン
ジスタ１０９、１１０を導通させる。機能回路部から与
えられた書込データは、データ入出力線ＩＯ、／ＩＯお
よびグローバルデータ入出力線ＧＩＯ、／ＧＩＯおよび
ローカルデータ入出力線ＬＩＯ、／ＬＩＯを介して選択
された列のビット線ＢＬ、／ＢＬに与えられる。選択さ
れたメモリセル１０４のキャパシタ１２４には、ビット
線ＢＬの電位に応じた量の電荷が蓄えられる。

【００６８】読出時においては、まずビット線イコライ
ズ信号ＢＬＥＱがＬレベルに立下げられて、ビット線Ｂ
Ｌ、／ＢＬのイコライズが停止される。

【００６９】ロウアドレスデコーダ帯４８が、書込時と
同様にロウアドレスバス８２上の行アドレス信号に対応
する行のワード線ＷＬ（ｎ＋１）をＨレベルに立上げ
る。するとビット線ＢＬ、／ＢＬの電位は、活性化され
たメモリセル１０４のキャパシタ１２４の電荷量に応じ
て微小量だけ変化する。

【００７０】ワード線ＷＬ（ｎ＋１）がＨレベルに立上
がるのと同時に選択信号ＬＳＬがＨレベルに立上がり、
Ｎチャネルトランジスタ１１２、１１４が導通する。そ
して、ローカルＩＯ線ＬＩＯ、／ＬＩＯがグローバルＩ
Ｏ線ＧＩＯ、／ＧＩＯにそれぞれ接続される。

【００７１】次いで、センスアンプ１０８が活性化され
ビット線ＢＬとビット線／ＢＬとの電位差に応じてビッ
ト線の電位差を増幅しビット線ＢＬの電位はプリチャー
ジ電位ＶＢＬ付近からキャパシタ１２４が保持していた
電荷に応じてＨレベルもしくはＬレベルとなる。

【００７２】次いでカラムアドレスデコーダ帯５０がカ
ラムアドレスバス８４上の列アドレス信号に対応して列
選択線ＣＳＬを活性化しＮチャネルトランジスタ１０
９、１１０を導通させる。

【００７３】ビット線ＢＬ、／ＢＬ上に増幅されたデー
タは、Ｎチャネルトランジスタ１１２、１１４を介して
グローバルデータ入出力線ＧＩＯ、／ＧＩＯ上に出力さ
れプリアンプ８６を介してデータ入出力線ＩＯ、／ＩＯ
を経由して機能回路に向けて出力される。

【００７４】したがって、機能回路とメモリアレイとの
間で高速にデータ転送をするためには、ロウアドレスバ
ス、カラムアドレスバスおよびデータバスの長さが短い
ことが必要である。

【００７５】図１に示したようなメモリアレイおよび機
能回路の配置をとることにより、数多くのメモリアレイ
が機能回路と近接して配置される。したがってメモリア
レイと機能回路との間の距離が短くなるためメモリアレ
イと機能回路との間のデータ転送を高速に行なうことが
可能である。

【００７６】［実施の形態２］図５は、実施の形態２の
半導体装置２０００の構成を概略的に示す図である。

【００７７】図５を参照して、半導体装置２０００は半
導体基板を４行３列に分割した領域のうち第２行第２列
の領域および第３行第２列の領域を除く１０個の領域に
１０個のメモリアレイ１４２〜１６０をそれぞれ備え
る。

【００７８】第１行第１列にはメモリアレイ１４２が配
置され、第１行第２列にはメモリアレイ１４４が配置さ
れ、第１行第３列にはメモリアレイ１４６が配置され、
第２行第３列にはメモリアレイ１４８が配置され、第３
行第３列にはメモリアレイ１５０が配置される。

【００７９】さらに、第４行第３列にはメモリアレイ１
５２が配置され、第４行第２列にはメモリアレイ１５４
が配置され、第４行第１列にはメモリアレイ１５６が配
置され、第３行第１列にはメモリアレイ１５８が配置さ
れ、第２行第１列にはメモリアレイ１６０が配置され
る。

【００８０】半導体装置２０００は、第２行第２列の領
域および第３行第２列の領域を合せた領域に、メモリア
レイ１４２〜１６０とデータをやり取りする機能回路１
６２をさらに備える。

【００８１】第１行と第２行の境界領域ＣＲＳ１２には
メモリアレイ１４２、１４４、１４６、１４８および１
６０に対応して設けられるロウアドレスバスＲＢ２１、
ＲＢ２２、ＲＢ２３が配置される。第３行と第４行との
境界領域ＣＲＳ３４にはメモリアレイ１５８、１５６、
１５４、１５２および１５０に対応するロウアドレスバ
スＲＢ２４、ＲＢ２５、ＲＢ２６が配置される。

【００８２】第１列と第２列との境界の境界領域ＣＲＬ
１２にはメモリアレイ１４２、１６０、１５８、１５
６、１５４に対応して設けられるカラムアドレスバスお
よびデータバス（ＣＤＢ２１、ＣＤＢ２３、ＣＤＢ２
５、ＣＤＢ２７）が配置される。第２列と第３列との境
界領域ＣＲＬ２３にはメモリアレイ１４４、１４６、１
４８、１５０、１５２に対応するカラムアドレスバスお
よびデータバス（ＣＤＢ２２、ＣＤＢ２４、ＣＤＢ２
６、ＣＤＢ２８）が配置される。

【００８３】メモリアレイ１４２、１６０には境界領域
ＣＲＬ１２に配置されるカラムアドレスバス（ＣＤＢ２
１、ＣＤＢ２３）を通じて回路ブロック１８４からそれ
ぞれカラムアドレスが与えられ、境界領域ＣＲＳ１２に
配置されるロウアドレスバスＲＢ２１を通じて回路ブロ
ック１８４からロウアドレスがそれぞれ与えられる。

【００８４】メモリアレイ１４４、１４６、１４８には
境界領域ＣＲＬ２３に配置されるカラムアドレスバス
（ＣＤＢ２２、ＣＤＢ２４）を通じて回路ブロック１８
６からそれぞれカラムアドレスが与えられ、境界領域Ｃ
ＲＳ１２に配置されるロウアドレスバスＲＢ２２、ＲＢ
２３を通じて回路ブロック１８６からロウアドレスがそ
れぞれ与えられる。

【００８５】メモリアレイ１５０、１５２には境界領域
ＣＲＬ２３に配置されるカラムアドレスバス（ＣＤＢ２
６、ＣＤＢ２８）を通じて回路ブロック１８８からそれ
ぞれカラムアドレスが与えられ、境界領域ＣＲＳ３４に
配置されるロウアドレスバスＲＢ２６を通じて回路ブロ
ック１８８からロウアドレスがそれぞれ与えられる。

【００８６】メモリアレイ１５４、１５２、１５８には
境界領域ＣＲＬ１２に配置されるカラムアドレスバス
（ＣＤＢ２７、ＣＤＢ２５）を通じて回路ブロック１９
０からそれぞれカラムアドレスが与えられ、境界領域Ｃ
ＲＳ３４に配置されるロウアドレスバスＲＢ２４、ＲＢ
２４を通じて回路ブロック１９０からロウアドレスがそ
れぞれ与えられる。

【００８７】そしてメモリアレイ１５４、１５６、１５
８に授受されるデータは境界領域ＣＲＬ１２に配置され
るデータバス（ＣＤＢ２７、ＣＤＢ２５）および回路ブ
ロック１９０を介して機能回路１６２とやり取りされ
る。

【００８８】メモリアレイ１４２〜１６０の構成は実施
の形態１の図２で示した構成と同様であり説明は繰返さ
ない。

【００８９】このようなメモリアレイ配置とすることに
より実施の形態１の半導体装置と同様機能回路に対して
メモリアレイを数多く近接して配置することができるの
で、機能回路とメモリアレイとの間のデータ転送を高速
に行なう上で有利である。

【００９０】［実施の形態３］図６は、本発明の実施の
形態３の半導体装置３０００の構成を概略的に示す図で
ある。

【００９１】実施の形態３の半導体装置は、実施の形態
１の半導体装置の構成において機能回路１８はその四隅
に、メモリのアドレスを発生するアドレス発生回路（タ
イミング発生回路を含む）およびデータバッファを有す
る回路ブロック１７４、１７６、１７８および１８０を
含む。

【００９２】半導体装置３０００にはさらに、半導体基
板の長辺方向を３列に分割した領域の第１列と第２列と
の境界部の境界領域ＣＲＬ１と、第２列と第３列との境
界部の境界領域ＣＲＬ２とに各メモリアレイに対応して
設けられるカラムアドレスバスおよびデータバス（ＣＤ
Ｂ１〜６）が配置される。

【００９３】また半導体装置３０００には半導体基板を
短辺方向に３行に分割した第１行と第２行との境界領域
ＣＲＳ１と、第２行と第３行との境界領域ＣＲＳ２とに
各メモリアレイに対応して設けられるロウアドレスバス
ＲＢ１〜６が配置される。

【００９４】メモリアレイ２はカラムアドレスデコーダ
帯が境界領域ＣＲＬ１に接しロウアドレスデコーダ帯が
境界領域ＣＲＳ１に接するように配置される。

【００９５】メモリアレイ１６はカラムアドレスデコー
ダ帯が境界領域ＣＲＬ１に接しロウアドレスデコーダ帯
が境界領域ＣＲＳ１に接するように配置される。

【００９６】メモリアレイ２、１６には境界領域ＣＲＬ
１に配置されるカラムアドレスバス（ＣＤＢ１、ＣＤＢ
３）を通じて回路ブロック１７４からそれぞれカラムア
ドレスが与えられ、境界領域ＣＲＳ１に配置されるロウ
アドレスバスＲＢ１を通じて回路ブロック１７４からロ
ウアドレスがそれぞれ与えられる。

【００９７】そしてメモリアレイ２、１６に授受される
データは境界領域ＣＲＬ１に配置されるデータバス（Ｃ
ＤＢ１、ＣＤＢ３）および回路ブロック１７４を介して
機能回路１８とやり取りされる。

【００９８】メモリアレイ４はカラムアドレスデコーダ
帯が境界領域ＣＲＬ２に接しロウアドレスデコーダ帯が
境界領域ＣＲＳ１に接するように配置される。

【００９９】メモリアレイ６はカラムアドレスデコーダ
帯が境界領域ＣＲＬ２に接しロウアドレスデコーダ帯が
境界領域ＣＲＳ１に接するように配置される。

【０１００】メモリアレイ４、６には境界領域ＣＲＬ２
に配置されるカラムアドレスバス（ＣＤＢ２）を通じて
回路ブロック１７６からそれぞれカラムアドレスが与え
られ、境界領域ＣＲＳ１に配置されるロウアドレスバス
ＲＢ２、ＲＢ３を通じて回路ブロック１７６からロウア
ドレスがそれぞれ与えられる。

【０１０１】そしてメモリアレイ４、６に授受されるデ
ータは境界領域ＣＲＬ２に配置されるデータバス（ＣＤ
Ｂ２）および回路ブロック１７６を介して機能回路１８
とやり取りされる。

【０１０２】メモリアレイ８はカラムアドレスデコーダ
帯が境界領域ＣＲＬ２に接しロウアドレスデコーダ帯が
境界領域ＣＲＳ２に接するように配置される。

【０１０３】メモリアレイ１０はカラムアドレスデコー
ダ帯が境界領域ＣＲＬ２に接しロウアドレスデコーダ帯
が境界領域ＣＲＳ２に接するように配置される。

【０１０４】メモリアレイ８、１０には境界領域ＣＲＬ
２に配置されるカラムアドレスバス（ＣＤＢ４、ＣＤＢ
６）を通じて回路ブロック１７８からそれぞれカラムア
ドレスが与えられ、境界領域ＣＲＳ２に配置されるロウ
アドレスバスＲＢ６を通じて回路ブロック１７８からロ
ウアドレスがそれぞれ与えられる。

【０１０５】そしてメモリアレイ８、１０に授受される
データは境界領域ＣＲＬ２に配置されるデータバス（Ｃ
ＤＢ４、ＣＤＢ６）および回路ブロック１７８を介して
機能回路１８とやり取りされる。

【０１０６】メモリアレイ１２はカラムアドレスデコー
ダ帯が境界領域ＣＲＬ１に接しロウアドレスデコーダ帯
が境界領域ＣＲＳ２に接するように配置される。

【０１０７】メモリアレイ１４はカラムアドレスデコー
ダ帯が境界領域ＣＲＬ１に接しロウアドレスデコーダ帯
が境界領域ＣＲＳ２に接するように配置される。

【０１０８】メモリアレイ１２、１４には境界領域ＣＲ
Ｌ１に配置されるカラムアドレスバス（ＣＤＢ５）を通
じて回路ブロック１８０からそれぞれカラムアドレスが
与えられ、境界領域ＣＲＳ２に配置されるロウアドレス
バスＲＢ５、ＲＢ４を通じて回路ブロック１８０からロ
ウアドレスがそれぞれ与えられる。

【０１０９】そしてメモリアレイ１２、１４に授受され
るデータは境界領域ＣＲＬ１に配置されるデータバス
（ＣＤＢ５）および回路ブロック１８０を介して機能回
路１８とやり取りされる。

【０１１０】機能回路とメモリアレイとの間でデータを
やり取りするロウアドレスバス、カラムアドレスバス、
データバスの長さは、図１４に示した従来例と図６に示
した実施の形態３の場合を比較すると、機能回路から最
も遠いメモリアレイまでのデータの移動経路の距離はほ
ぼ同一であるのに、メモリアレイの数が４から８へとほ
ぼ２倍とできる。

【０１１１】そのため同じ転送遅延時間ながら２倍のメ
モリ容量を確保できる効果がある。また各メモリアレイ
の容量を半分とすればロウアドレスバスまたはカラムア
ドレスバスのどちらか一方のバスの距離が半分にできる
ため、機能回路とメモリアレイとの高速なデータ転送が
可能となる。

【０１１２】図６では、ロウアドレスバスをチップの長
辺方向に、カラムアドレスバスをチップの短辺方向にむ
けて配置した例を示したが、各メモリアレイの構成を変
えることによって、ロウアドレスバスをチップの短辺方
向に、カラムアドレスバスをチップの長辺方向にむけて
配置することも可能である。

【０１１３】［実施の形態４］図７は、実施の形態４の
半導体装置４０００の構成の概略を示す図である。

【０１１４】実施の形態４の半導体装置４０００は、半
導体基板が４行３列に分割される領域のうち第２行第２
列および第３行第２列の領域を除いた他の領域に１０個
のメモリアレイを備え、第２行第２列の領域と第３行第
２列の領域とを合せた領域に機能回路１６２が配置され
る。

【０１１５】第１行と第２行の境界領域ＣＲＳ１２には
メモリアレイ１４２、１４４、１４６、１４８および１
６０に対応して設けられるロウアドレスバスＲＢ２１、
ＲＢ２２、ＲＢ２３が配置される。第３行と第４行との
境界領域ＣＲＳ３４にはメモリアレイ１５８、１５６、
１５４、１５２および１５０に対応するロウアドレスバ
スＲＢ２４、ＲＢ２５、ＲＢ２６が配置される。

【０１１６】第１列と第２列との境界の境界領域ＣＲＬ
１２にはメモリアレイ１４２、１６０、１５８、１５
６、１５４に対応して設けられるカラムアドレスバスお
よびデータバス（ＣＤＢ２１、ＣＤＢ２３、ＣＤＢ２
５、ＣＤＢ２７）が配置される。第２列と第３列との境
界領域ＣＲＬ２３にはメモリアレイ１４４、１４６、１
４８、１５０、１５２に対応するカラムアドレスバスお
よびデータバス（ＣＤＢ２２、ＣＤＢ２４、ＣＤＢ２
６、ＣＤＢ２８）が配置される。

【０１１７】メモリアレイ１４２はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ１２に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ１２に接するように配置される。

【０１１８】メモリアレイ１６０はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ１２に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ１２に接するように配置される。

【０１１９】メモリアレイ１４２、１６０には境界領域
ＣＲＬ１２に配置されるカラムアドレスバス（ＣＤＢ２
１、ＣＤＢ２３）を通じて回路ブロック１８４からそれ
ぞれカラムアドレスが与えられ、境界領域ＣＲＳ１２に
配置されるロウアドレスバスＲＢ２１を通じて回路ブロ
ック１８４からロウアドレスがそれぞれ与えられる。

【０１２０】そしてメモリアレイ１４２、１６０に授受
されるデータは境界領域ＣＲＬ１２に配置されるデータ
バス（ＣＤＢ２１、ＣＤＢ２３）および回路ブロック１
８４を介して機能回路１６２とやり取りされる。

【０１２１】メモリアレイ１４４はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ２３に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ１２に接するように配置される。

【０１２２】メモリアレイ１４６はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ２３に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ１２に接するように配置される。

【０１２３】メモリアレイ１４８はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ２３に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ１２に接するように配置される。

【０１２４】メモリアレイ１４４、１４６、１４８には
境界領域ＣＲＬ２３に配置されるカラムアドレスバス
（ＣＤＢ２２、ＣＤＢ２４）を通じて回路ブロック１８
６からそれぞれカラムアドレスが与えられ、境界領域Ｃ
ＲＳ１２に配置されるロウアドレスバスＲＢ２２、ＲＢ
２３を通じて回路ブロック１８６からロウアドレスがそ
れぞれ与えられる。

【０１２５】そしてメモリアレイ１４４、１４６、１４
８に授受されるデータは境界領域ＣＲＬ２３に配置され
るデータバス（ＣＤＢ２２、ＣＤＢ２４）および回路ブ
ロック１８６を介して機能回路１６２とやり取りされ
る。

【０１２６】メモリアレイ１５０はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ２３に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ３４に接するように配置される。

【０１２７】メモリアレイ１５２はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ２３に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ３４に接するように配置される。

【０１２８】メモリアレイ１５０、１５２には境界領域
ＣＲＬ２３に配置されるカラムアドレスバス（ＣＤＢ２
６、ＣＤＢ２８）を通じて回路ブロック１８８からそれ
ぞれカラムアドレスが与えられ、境界領域ＣＲＳ３４に
配置されるロウアドレスバスＲＢ２６を通じて回路ブロ
ック１８８からロウアドレスがそれぞれ与えられる。

【０１２９】そしてメモリアレイ１５０、１５２に授受
されるデータは境界領域ＣＲＬ２３に配置されるデータ
バス（ＣＤＢ２６、ＣＤＢ２８）および回路ブロック１
８８を介して機能回路１６２とやり取りされる。

【０１３０】メモリアレイ１５４はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ１２に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ３４に接するように配置される。

【０１３１】メモリアレイ１５６はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ１２に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ３４に接するように配置される。

【０１３２】メモリアレイ１５８はカラムアドレスデコ
ーダ帯が境界領域ＣＲＬ１２に接しロウアドレスデコー
ダ帯が境界領域ＣＲＳ３４に接するように配置される。

【０１３３】メモリアレイ１５４、１５２、１５８には
境界領域ＣＲＬ１２に配置されるカラムアドレスバス
（ＣＤＢ２７、ＣＤＢ２５）を通じて回路ブロック１９
０からそれぞれカラムアドレスが与えられ、境界領域Ｃ
ＲＳ３４に配置されるロウアドレスバスＲＢ２４、ＲＢ
２４を通じて回路ブロック１９０からロウアドレスがそ
れぞれ与えられる。

【０１３４】そしてメモリアレイ１５４、１５６、１５
８に授受されるデータは境界領域ＣＲＬ１２に配置され
るデータバス（ＣＤＢ２７、ＣＤＢ２５）および回路ブ
ロック１９０を介して機能回路１６２とやり取りされ
る。

【０１３５】以上の点で実施の形態４の半導体装置４０
００は実施の形態２の半導体装置２０００と構成が異な
る。

【０１３６】メモリアレイ１４２〜１６０の構成は実施
の形態２と同様であるので説明は繰返さない。

【０１３７】このようなアレイ配置とすることにより実
施の形態３の半導体装置に対して１．２５倍のメモリ容
量を確保できる。また機能回路の配置面積を２倍にする
ことができるので、機能回路部により多くの回路を搭載
することが可能である。

【０１３８】図７では、ロウアドレスバスをチップの長
辺方向に、カラムアドレスバスをチップの短辺方向にむ
けて配置した例を示したが、各メモリアレイの構成を変
えることによって、ロウアドレスバスをチップの短辺方
向に、カラムアドレスバスをチップの長辺方向にむけて
配置することも可能である。

【０１３９】［実施の形態５］図８は、本発明の実施の
形態５の半導体装置５０００の構成の概略を示す図であ
る。

【０１４０】実施の形態５の半導体装置５０００は実施
の形態２の半導体装置２０００において第２行第２列お
よび第３行第２列の領域の中央部に内部電源発生回路２
０２と、内部電源発生回路２０２のチップ長辺側の両側
方にパッドＰＤを含む点で実施の形態２の半導体装置と
異なる。メモリアレイ１０４〜１６０は、特にＤＲＡＭ
の場合は単にデータを保持する場合においてもワード線
のＧＮＤレベルが０Ｖから＋側にシフトするとセルデー
タがリークされるためノイズに弱い。

【０１４１】一方、近年のＤＲＡＭには、外部から与え
られる電源電圧より高い電圧を発生する昇圧電源や、内
部から与えられる電源電圧より低い電圧を発生する降圧
電源等の内部電源発生回路が使用される。これらの内部
電源発生回路は、一般にＤＲＡＭの安定動作を阻害する
ノイズ発生源となる。

【０１４２】実施の形態５の半導体装置５０００におい
ては、この内部電源発生回路をメモリアレイからなるべ
く距離を置いた機能回路部の中央に配置することで、安
定なメモリの動作を確保できる効果がある。

【０１４３】半導体装置５０００はまた内部電源発生回
路の側方に半導体装置と外部との信号のやり取りや外部
から電源電位を受けるのに使用されるパッドが配置され
る。

【０１４４】従来の機能回路を搭載する半導体装置では
パッドはチップの外周に配置されることが多かったが、
実施の形態５の半導体装置５０００ではチップ中央部に
パッドが配置されているので汎用ＤＲＡＭに使用される
ことが多いＬＯＣ（Lead OnChip）構造を用いることが
できる。これにより、機能回路から外部へ入出力される
信号の遅延を最小にでき、またチップ外周へ外部信号を
引き回す必要がなくなるので、チップ面積の節約になる
という効果がある。

【０１４５】また、電力を消費する内部電源発生回路と
外部電源電位を受けるパッドが近接して配置されるため
外部から内部電源発生回路への電源供給が容易となる。

【０１４６】また、チップ中央部からのパッドの情報を
外部へ引出す例として、ＬＯＣ構造以外にチップ上に直
接バンプなどでパッドとの接点をとるＣＳＰ（Chip Sca
le Package）構造を使用することも可能である。

【０１４７】図８では、内部電源発生回路から各メモリ
アレイに電源供給する電源ラインの引回し例を示してい
る。

【０１４８】メモリセル電源線は、メモリアレイ上のセ
ンスアンプすべてに電源を供給するために内部電源発生
回路と各メモリアレイを結ぶ。そして、メモリアレイ上
にメッシュ状に配置される。

【０１４９】メモリセル電源線は、内部電源発生回路か
らチップの一方の短辺に向けて幹線２０４ａが伸びる。
そして、チップ周辺部にチップ短辺と平行に副幹線２０
４ｂが延在する。副幹線２０４ｂからはメモリアレイ１
４６、１４８、１５０、および１５２内のセンスアンプ
の電源を供給する支線２０４ｃが各メモリアレイ内に向
けて延びている。

【０１５０】メモリセル電源線の幹線２０４ａからはさ
らにメモリアレイ１５４に電源を供給するためチップの
長辺にむかって、副幹線２０４ｂ２が伸びている。

【０１５１】メモリセル電源線は、さらに内部電源発生
回路からチップの他方の短辺に向けて幹線２０５ａが伸
びる。そして、チップ周辺部にチップ短辺と平行に副幹
線２０５ｂが延在する。副幹線２０５ｂからはメモリア
レイ１５６、１５８、１６０、および１４２内のセンス
アンプの電源を供給する支線２０５ｃが各メモリアレイ
内に向けて延びている。

【０１５２】メモリセル電源線の幹線２０５ａからはさ
らにメモリアレイ１４４に電源を供給するためチップの
長辺にむかって、副幹線２０５ｂ２が伸びている。

【０１５３】メモリセル電源線をメモリアレイに供給す
る経路としては、コラムデコーダ回路と反対側から入れ
ることが、パターンレイアウト上容易である。このメモ
リセル電源線の電位は、たとえば０．２５μｍルールの
デバイスでは通常２．０Ｖ程度に設定される。

【０１５４】このメモリ電源線とは別に、機能回路およ
びメモリアレイのデコーダに電源を供給する周辺電源線
と、メモリアレイのロウデコーダのワード線を活性化す
るために使用される昇圧電源線も別ルートで各メモリア
レイに接続される。

【０１５５】昇圧電源線は、メモリセル内のキャパシタ
とビット線とを接続するトランジスタのゲートに接続さ
れる、ワード線の昇圧に使用される。したがって、通常
ロウデコーダのワード線の駆動回路のみで使用される。
０．２５μｍルールのデバイスでは、通常４．０Ｖ程度
に設定される。

【０１５６】昇圧電圧線は、内部電源発生回路から境界
領域ＣＲＳ１２に向けて幹線２０８ａが伸びる。そし
て、境界領域ＣＲＳ１２にチップを横断して設けられる
副幹線２０８ｂに接続される。副幹線２０８ｂからはメ
モリアレイ１４２、１４４、１４６、１４８および１６
０のロウデコーダ内のワード線の駆動回路に電源を供給
する。

【０１５７】同様に、昇圧電圧線は、内部電源発生回路
から境界領域ＣＲＳ３４に向けて幹線２０９ａが伸び
る。そして、境界領域ＣＲＳ３４にチップを横断して設
けられる副幹線２０９ｂに接続される。副幹線２０９ｂ
からはメモリアレイ１５０、１５２、１５４、１５６お
よび１５８のロウデコーダ内のワード線の駆動回路に電
源を供給する。

【０１５８】周辺電源線は、ロウデコーダ、コラムデコ
ーダとアレイをコントロールする周辺回路および機能回
路内のその他の回路で使用される。０．２５μｍルール
のデバイスでは通常２．５Ｖ程度に設定される。

【０１５９】周辺電源線は、内部電源発生回路から機能
回路内に電源供給する電源線２０６ａが境界領域ＣＲＬ
１２、ＣＲＬ２３、ＣＲＳ１２およびＣＲＳ３４に配置
される幹線２０６ｂにむかって伸びる。幹線２０６ｂは
各メモリブロックのロウデコーダ、コラムデコーダに電
源を供給する。

【０１６０】図８に示したような電源配線の構成とする
ことにより、電源線がチップ内に占める面積を抑えるこ
とができ、チップ面積の小さくすることができる。

【０１６１】［実施の形態６］図９は、本発明の実施の
形態６の半導体装置６０００の構成の概略を示す図であ
る。

【０１６２】実施の形態６の半導体装置６０００は、チ
ップの中央部に内部電源発生回路２０２、アドレス発生
回路２１８と機能回路として演算器２１２、レジスタ２
１４、キャッシュメモリ２１６を含むマイクロプロセッ
サとを搭載する点で実施の形態２の半導体装置２０００
と異なる。

【０１６３】近年マイクロプロセッサとＤＲＡＭとの間
のデータ転送速度（転送周波数およびデータバス幅）の
遅さがシステム全体の性能におけるボトルネックとなっ
ている。またマイクロプロセッサの動作周波数の高速化
に従ってボード上にマイクロプロセッサとＤＲＡＭを搭
載する場合、設計マージンが少なくなってしまい、新し
いインターフェイスを持つＤＲＡＭ等が提案されている
例もある。

【０１６４】実施の形態６の半導体装置６０００は、マ
イクロプロセッサを中央部に配置し、マイクロプロセッ
サと接するようにメモリアレイをその周囲に配置してあ
るので、アドレスバスおよびデータバスの距離が短くて
済むため、データ遅延時間も少なく、またデータバスの
幅も広く取り易いのでマイクロプロセッサとメモリアレ
イとの間の高速なデータ転送が可能となる。

【０１６５】［実施の形態７］図１０は、実施の形態７
の機能回路部の構成の概略を示す図である。

【０１６６】実施の形態７の半導体装置は実施の形態６
の半導体装置６０００の機能回路部に配置されたキャッ
シュメモリ２１６がキャッシュメモリ２１６ａとキャッ
シュメモリ２１６ｂとの２つに分割されて内部電源線回
路および演算器、レジスタを上下に挟み込むような配置
となる点で実施の形態６の半導体装置６０００と異な
る。

【０１６７】図１０では、キャッシュメモリ２１６ａは
メモリアレイ１４４と対向するように配置され、キャッ
シュメモリ２１６ｂは、メモリアレイ１５４と対向する
ように配置される。

【０１６８】このような配置とすることで、メモリアレ
イと演算器との中間位置にキャッシュメモリが配置され
るので、演算器とキャッシュメモリの間の情報転送およ
びキャッシュメモリと機能回路部の外側に配置されるＤ
ＲＡＭとの間のデータ転送の経路が短くなるため全体と
してデータの高速転送が可能となる。

【０１６９】［実施の形態７の変形例１］図１１は、実
施の形態７の変形例１の半導体装置の機能回路部の配置
を示す図である。

【０１７０】図１１では、キャッシュメモリ２１６ｄは
メモリアレイ１６０、１５８と対向するように配置さ
れ、キャッシュメモリ２１６ｃは、メモリアレイ１４
８、１５２と対向するように配置される。このような配
置としても、ＤＲＡＭと演算器との中間位置にキャッシ
ュメモリが配置されるので、演算器とキャッシュメモリ
とのデータの転送経路およびキャッシュメモリとＤＲＡ
Ｍとの間のデータの転送経路が短くなるため高速なデー
タ転送が可能となる。

【０１７１】［実施の形態７の変形例２］図１２は、実
施の形態７の変形例２の機能回路部の回路配置を示す図
である。

【０１７２】実施の形態７の変形例２では図１１に示し
た実施の形態７の変形例１の配置に加えてさらにメモリ
アレイ１４４、１５４にそれぞれ対向するようにキャッ
シュメモリ２１６ａ、２１６ｂをそれぞれ配置する。し
たがってマイクロプロセッサの演算器部はその配置上Ｄ
ＲＡＭとの間に必ずキャッシュメモリが存在する構成で
あるのでキャッシュメモリとＤＲＡＭとの間のてて転送
経路がより最短にできるため、さらにマイクロプロセッ
サとＤＲＡＭとの間の高速なデータ転送が可能になる。

【０１７３】以上本発明の実施の形態を述べた。上記メ
モリアレイはＤＲＡＭを例として説明したが、これに限
定されるものではない。たとえば、メモリアレイはスタ
ティックメモリ（ＳＲＡＭ）、フラッシュメモリ、強誘
電体メモリ（ＦＲＡＭ）、リードオンリーメモリ（ＲＯ
Ｍ）などの他のメモリでも同様に構成することができ
る。

【０１７４】

【発明の効果】請求項１、２および３記載の半導体装置
は、数多くのメモリアレイが機能回路と近接して配置さ
れる。したがってメモリアレイと機能回路との間の距離
が短くなるためメモリアレイと機能回路との間のデータ
転送を高速に行なうことが可能である。

【０１７５】請求項４記載の半導体装置は、請求項２、
３のいずれかに記載の半導体装置が奏する効果に加え
て、メモリアレイと機能回路とが短い経路でアドレスバ
ス、データバスによって結ばれる。したがってメモリア
レイと機能回路との間のデータ転送を高速に行なうこと
が可能である。

【０１７６】請求項５記載の半導体装置は、請求項１、
２および３のいずれかに記載の半導体装置が奏する効果
に加えて、機能回路から外部へ入出力される信号の遅延
を最小にできるとともに、チップ外周へ外部信号を引き
回す必要がなくなるので、チップ面積の節約になる。

【０１７７】請求項６記載の半導体装置は、請求項２、
３のいずれかに記載の半導体装置が奏する効果に加え
て、内部電源発生回路をメモリアレイからなるべく距離
を置いた機能回路部の中央に配置することで、安定なメ
モリの動作を確保できる効果がある。

【０１７８】請求項７、８および９記載の半導体装置
は、請求項６記載の半導体装置が奏する効果に加えて、
最適な電源配線経路をとることにより電源配線の面積が
少なくてすむため、チップサイズを小さく抑えることが
できる。

【０１７９】請求項１０記載の半導体装置は、請求項
１、２および３のいずれかに記載の半導体装置が奏する
効果に加えて、マイクロプロセッサを中央部に配置し、
マイクロプロセッサと接するようにメモリアレイをその
周囲に配置してあるので、アドレスバスおよびデータバ
スの距離が短くて済むため、データ遅延時間も少なく、
またデータバスの幅も広く取り易いのでマイクロプロセ
ッサとメモリアレイとの間の高速なデータ転送が可能と
なる。

【０１８０】請求項１１記載の半導体装置は、請求項８
記載の半導体装置が奏する効果に加えて、メモリアレイ
と演算器との中間位置にキャッシュメモリが配置される
ので、演算器とキャッシュメモリの間の情報転送および
キャッシュメモリと機能回路部の外側に配置されるＤＲ
ＡＭとの間のデータ転送の経路が短くなるため全体とし
てデータの高速転送が可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置１０００
の構成の概略を示す図である。

【図２】 実施の形態１のメモリアレイ部の構成を示す
概略ブロック図である。

【図３】 図１におけるメモリアレイ６の概略の構成を
示す図である。

【図４】 図３に示したメモリアレイのメモリセルアレ
イ部の構成を示す概略回路図である。

【図５】 実施の形態２の半導体装置２０００の概略構
成を示す図である。

【図６】 実施の形態３の半導体装置３０００の概略構
成を示す図である。

【図７】 実施の形態４の半導体装置４０００の概略構
成を示す図である。

【図８】 実施の形態５の半導体装置５０００の概略構
成を示す図である。

【図９】 実施の形態６の半導体装置６０００の概略構
成を示す図である。

【図１０】 実施の形態７の半導体装置７０００の概略
構成を示す図である。

【図１１】 実施の形態７の変形例１の半導体装置の機
能回路部の概略構成を示す図である。

【図１２】 実施の形態７の変形例２の機能回路部の概
略構成を示す図である。

【図１３】 従来のＤＲＡＭのメモリアレイの配置を示
す図である。

【図１４】 従来のマイクロプロセッサとメモリの混載
チップのメモリアレイ配置を示す図である。

【図１５】 従来のマイクロプロセッサとメモリアレイ
の混載した半導体装置の配置の第２例を示す図である。

【符号の説明】

１０００，２０００，３０００，４０００，５０００，
６０００ 半導体装置、２〜１６、１４２〜１６０ メ
モリアレイ、１８，１６２ 機能回路、３２ＲＡＳバッ
ファ、３４ ＣＡＳバッファ、３６ ＷＥバッファ、３
８ アドレスバッファ、４０ 入出力レジスタ、４２
入力バッファ、４４ 出力バッファ、６２ 冗長回路、
６４ テスト回路、６６ Ｖｐｐ生成器、６８ Ｖｂｂ
生成器、５０ カラムアドレスデコーダ帯、４８ ロウ
アドレスデコーダ帯、５４，５６ ビット線、５８ ワ
ード線、６０ メモリセル、８２ ロウアドレスバス、
８４ カラムアドレスバス、８６ プリアンプ、ＩＯ
入出力線、ＳＢ♯１〜ＳＢ♯ｎ センスアンプ帯、ＧＩ
Ｏ０〜７ グローバルＩＯ線、１０２，１０４メモリセ
ル、１０６ イコライズ回路、１０８ センスアンプ、
１７４〜１８０回路ブロック、１８４〜１９０ 回路ブ
ロック、ＣＲＬ１，ＣＲＬ２，ＣＲＬ２３ 境界領域、
ＣＲＳ１，ＣＲＳ２，ＣＲＳ１２，ＣＲＳ２３，ＣＲＳ
３４境界領域、ＣＤＢ１〜ＣＤＢ６，ＣＤＢ２１〜ＣＤ
Ｂ２８ カラムアドレスバスおよびデータバス、ＲＢ１
〜ＲＢ６，ＲＢ２１〜ＲＢ２６ ロウアドレスバス、Ｐ
Ｄ パッド、２０２ 内部電源発生回路、２０４ メモ
リセル電源線、２０６周辺電源線、２０８ 昇圧電源
線、２０４ａ 幹線、２０４ｂ 副幹線、２０４ｃ 支
線、２１６，２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ
キャッシュメモリ、２１２ 演算器、２１４ レジス
タ、２１８ アドレス発生回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６８１Ｅ 27/108 21/8242 (72)発明者 谷崎 哲志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 木下 充矢 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 鶴田 孝弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森下 玄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 天野 照彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 チップ状に分割された半導体基板の主表
   面に形成される半導体装置であって、 前記半導体基板の主表面の中心を包囲するように配置さ
   れる複数のメモリアレイを備え、 各前記メモリアレイは、 複数のワード線と、 前記複数のワード線と交差する複数のビット線と、 前記複数のワード線と前記複数のビット線の交点にそれ
   ぞれ対応する複数のメモリセルとを含み、 前記半導体基板の主表面の中心部の中央領域に、前記複
   数のメモリアレイに制御信号を与える制御手段と、 前記複数のメモリアレイと記憶データ授受を行なうとと
   もに前記記憶データと外部からの入力信号とを用いて所
   定の処理を行ない処理結果を外部に対して出力する機能
   回路をさらに備える半導体装置。
2. 【請求項２】 チップ状に分割された半導体基板の主表
   面に形成される半導体装置であって、 前記半導体基板を３行３列に分割した領域のうち、その
   第２行第２列を除く領域にそれぞれ配置される８つのメ
   モリアレイを備え、 各前記メモリアレイは、 複数のワード線と、 前記複数のワード線と交差する複数のビット線と、 前記複数のワード線と前記複数のビット線の交点にそれ
   ぞれ対応する複数のメモリセルとを含み、 前記第２行第２列の中央領域に配置される、前記複数の
   メモリアレイに制御信号を与える制御手段と、 前記８つのメモリアレイと記憶データ授受を行なうとと
   もに前記記憶データと外部からの入力信号とを用いて所
   定の処理を行ない処理結果を外部に対して出力する機能
   回路をさらに備える半導体装置。
3. 【請求項３】 チップ状に分割された半導体基板の主表
   面に形成される半導体装置であって、 前記半導体基板を４行３列に分割した領域のうち、その
   第２行第２列およびその第３行第２列を除く領域にそれ
   ぞれ配置される１０個のメモリアレイを備え、 各前記メモリアレイは、 複数のワード線と、 前記複数のワード線と交差する複数のビット線と、 前記複数のワード線と前記複数のビット線の交点にそれ
   ぞれ対応する複数のメモリセルとを含み、 前記第２行第２列および前記第３行第２列を合わせた中
   央領域に配置される、前記複数のメモリアレイに制御信
   号を与える制御手段と、 前記複数のメモリアレイと記憶データ授受を行なうとと
   もに前記記憶データと外部からの入力信号を受け所定の
   処理を行ない処理結果を外部に対して出力する機能回路
   をさらに備える半導体装置。
4. 【請求項４】 前記第ｍ行に配置される前記メモリアレ
   イと前記第ｍ＋１行に配置される前記メモリアレイ
   （ｍ：自然数）との間に挟まれる境界領域は、 前記メモリアレイに授受される前記記憶データを伝達す
   るデータバスおよび前記記憶データのカラムアドレスを
   伝達するカラムアドレスバスが配置される領域を含み、 前記第ｎ列に配置される前記メモリアレイと前記第ｎ＋
   １列に配置される前記メモリアレイ（ｎ：自然数）との
   間に挟まれる境界領域は、 前記記憶データのロウアドレスを伝達するロウアドレス
   バスが配置される領域を含む、請求項２、３のいずれか
   に記載の半導体装置。
5. 【請求項５】 前記中央領域に配置され、前記入力信号
   を受ける端子と、 前記中央領域に配置され、前記処理結果を出力する端子
   と、 前記中央領域に配置される電源端子とをさらに備える、
   請求項１〜３のいずれかに記載の半導体装置。
6. 【請求項６】 前記中央領域に配置され、前記メモリア
   レイに使用される電位を発生する電圧発生手段をさらに
   備える、請求項２〜３のいずれかに記載の半導体装置。
7. 【請求項７】 前記メモリアレイは、前記ビット線対の
   電位差を増幅するセンスアンプをさらに含み、 前記電圧発生手段は、前記メモリアレイのセンスアンプ
   の電源電位であるセンス電源電位を発生し、 前記電圧発生手段から前記半導体基板の外周にむかって
   前記ビット線と同方向に伸び、前記センス電源電位が与
   えられる第１電源線と、 前記第１電源線から電源供給を受け、前記ワード線と同
   方向に伸びる第２電源線と、 前記第２電源線により供給される前記センス電源電位を
   受け、前記ビット線対ごとに設けられるセンスアンプに
   それぞれ伝達する複数の第３電源線とをさらに備える、
   請求項６記載の半導体装置。
8. 【請求項８】 前記メモリアレイは、 前記メモリアレイの第１辺に設けられるカラムデコーダ
   をさらに含み、 前記第３電源線は、前記メモリアレイの前記第１辺と対
   向する辺上を横切って前記センスアンプに電源供給を行
   なう、請求項７記載の半導体装置。
9. 【請求項９】 前記電圧発生手段は、前記メモリアレイ
   の前記ワード線を活性化する昇圧電位を発生し、 前記電圧発生手段から前記昇圧電位を受け、前記ビット
   線と同方向に伸びる第１電源線をさらに備え、 前記メモリアレイ中のワード線は、活性化時に前記第１
   電源線から前記昇圧電位をうける、請求項６記載の半導
   体装置。
10. 【請求項１０】 前記機能回路は、 マイクロプロセッサを含む、請求項１〜３のいずれかに
    記載の半導体装置。
11. 【請求項１１】 前記マイクロプロセッサは、 前記マイクロプロセッサの外周部の複数領域に分割配置
    されたキャッシュメモリを含む、請求項１０記載の半導
    体装置。