TW202401264A - 具有合併在基板上的記憶庫的記憶體裝置，以及操作記憶體裝置的方法 - Google Patents

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Abstract

一種記憶體裝置，其包含一或多個記憶體區塊。每一記憶體區塊包含複數個第一感測放大電路、複數個列區段及複數個列解碼器。該複數個列區段與該複數個第一感測放大電路係沿著第一方向交替地排列。每一列區段包含排列成多列與多行的複數個記憶體單元。每一行的記憶體單元係沿著該第一方向延伸。該複數個列區段分為N組列區段，且N大於1。該複數個列解碼器分別耦接於該複數個列區段，且分為N組列解碼器。

Description

具有合併在基板上的記憶庫的記憶體裝置，以及操作記憶體裝置的方法
本發明是關於記憶體裝置，尤指一種具有多個記憶庫合併在一起的記憶體裝置，以及操作記憶體裝置的方法。
由於本身具有成本效益，動態隨機存取記憶體（dynamic random-access memory，DRAM）係廣泛地作為電腦的主記憶體（main memory）。動態隨機存取記憶體晶片可分為多個記憶庫（memory bank），其可被平行地存取。動態隨機存取記憶體晶片中的記憶庫可共用一內部指令匯流排（bus）、一位址匯流排以及一資料匯流排。為了要增加記憶體頻寬（memory bandwidth），可將一組動態隨機存取記憶體晶片作為一個記憶體秩（rank）。舉例來說，在同一個記憶體秩中，不同的晶片可連接至相同的指令匯流排與位址匯流排，但分別連接至不同的資料匯流排。記憶體秩可作為具有加寬的記憶體頻寬的動態隨機存取記憶體晶片。
本發明的實施例提供一種具有多個記憶庫合併在一起的記憶體裝置，以及操作記憶體裝置的方法。
本發明的某些實施例包含一種記憶體裝置。該記憶體裝置包含一或多個記憶體區塊。每一記憶體區塊包含複數個第一感測放大電路、複數個列區段以及複數個列解碼器。該複數個列區段與該複數個第一感測放大電路係沿著一第一方向交替地排列。每一列區段包含排列成多列與多行的複數個記憶體單元。每一行的記憶體單元係沿著該第一方向延伸。該複數個列區段分為N組列區段，且N大於1。該複數個列解碼器分別耦接於該複數個列區段，並分為N組列解碼器。
本發明的某些實施例包含一種操作一記憶體裝置的方法。該方法包含：接收啟用一目標列的一存取請求，其中該記憶體裝置包含沿著一預定方向排列的複數個列區段，該目標列位於該複數個列區段中的一預定列區段，該複數個列區段中的每一列區段均包含排列成多列與多行的複數個記憶體單元，以及每一行的記憶體單元沿著該預定方向延伸；判斷該預定列區段的每一相鄰列區段是否均處於未啟用的狀態，其中該預定列區段的每一相鄰列區段係耦接於因應啟用該預定列區段而致能的一感測放大電路；以及當判斷出該預定列區段的每一相鄰列區段均處於未啟用的狀態時，啟用該目標列以對該預定列區段進行一資料存取操作。
本發明的某些實施例包含一種操作一記憶體裝置的方法。該方法包含：停用該記憶體裝置的一預定列區段，其中該記憶體裝置包含複數個列區段與複數個感測放大電路，該複數個列區段與該複數個感測放大電路係沿著一預定方向交替地排列，該複數個列區段中的每一列區段均包含排列成多列與多行的複數個記憶體單元，每一行的記憶體單元沿著該預定方向延伸，該預定列區段係為該複數個列區段的其中之一，以及該複數個列區段另包含分別位於該預定列區段之相對兩側的一第一組列區段與一第二組列區段；解碼一第一列位址，以啟用該第一組列區段中的一第一列區段；以及解碼獨立於該第一列位址的一第二列位址，以啟用該第二組列區段中的一第二列區段。
藉由本發明所提供的記憶體陣列結構，多個列區段可作為合併在一基板/晶圓上的多個偽獨立庫，且記憶體周邊電路的電路元件可設置在該基板/晶圓外，以減少記憶庫額外面積開銷。本發明所提供的記憶體陣列結構可在增加記憶體頻寬的同時，維持少量的額外面積開銷。此外，本發明所提供的記憶體陣列結構可實現真正的獨立子記憶庫存取操作。
以下發明內容提供了多種實施方式或例示，其能用以實現本發明的不同特徵。下文所述之元件與配置的具體例子係用以簡化本發明內容。當可想見，這些敘述僅為例示，其本意並非用於限制本發明。舉例來說，本發明內容可能會在多個例示中重複使用元件符號和/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
此外，若將一元件描述為與另一元件「連接(connected to)」或「耦接(coupled to)」，則兩者可直接連接或耦接，或兩者之間可能出現其他中間(intervening)元件。
再者，為便於描述，本文中可使用諸如「在…下方」、「在…上方」、「左」、「右」及類似者之空間相對術語來描述如圖中所繪示的一個元件或構件與另一(些)元件或構件之關係。除圖中描繪之定向之外，空間相對術語亦用來涵蓋裝置在使用或操作中之不同定向。此外，可將設備定向為其他方向（旋轉90度或其他定向），而同樣使用本文所使用的空間相對描述詞作相應的解讀。
為了增加記憶體頻寬，晶圓對晶圓堆疊（wafer-on-wafer，WoW）技術之三維堆疊結構被用來實現高頻寬記憶體。請參閱圖1，記憶體裝置100可採用三維堆疊記憶體（3D-stacked memory）架構來實現，以提供高記憶體頻寬。記憶體裝置100可以是一電子封裝（electronic package），其容納了彼此堆疊的記憶體晶粒（memory die）101D與邏輯晶粒（logic die）101L。在圖1所示的例子中，記憶體晶粒101D上的每一記憶體巨集/晶片（memory macro/chip，MC）102可實施為一動態隨機存取記憶體巨集，記憶體晶粒101D因此可稱為動態隨機存取記憶體晶粒。
記憶體巨集102包含一或多個記憶體庫（memory bank）（圖未示），其可由邏輯晶粒101L上相對應之一控制邏輯電路（control logic circuit，CLC）103來存取。記憶體晶粒101D上的多個記憶庫彼此可獨立運作，進而提供高記憶體頻寬。然而，記憶體晶粒101D可能會承受每一記憶庫衍生的額外面積開銷（area overhead）（其由記憶體周邊電路（memory peripheral circuitry）所造成）所導致的不良影響。
圖2是根據某些實施例的圖1所示之記憶體巨集102的實施方式。每一記憶庫B可包含排列成一陣列的多個列區段（row segment）Seg[0]～Seg[J]、複數個感測放大電路（sense amplifier circuit）120、一列解碼器（row decoder）130、一行解碼器（column decoder）140以及一感測放大電路150，其中J為大於1的整數。為方便說明，每一記憶庫B均以圖形的方式表示成矩形部分P1與U形部分P2（其包圍矩形部分P1）。矩形部分P1對應於多個列區段Seg[0]～Seg[J]與多個感測放大電路120，而U形部分P2對應於列解碼器130、行解碼器140以及感測放大電路150。U形部分P2可代表每一記憶庫B衍生的額外面積開銷。
列區段Seg[0]～Seg[J]中的每一列區段均可包含排列成多列與多行的多個記憶體單元（memory cell）（圖未示）。位於一給定列的多個記憶體單元係共用同一字元線（wordline）（圖未示），其沿著一列方向而延伸；位於一給定行的多個記憶體單元係耦接於同一位元線（bitline）（圖未示），其沿著一行方向而延伸。每一感測放大電路120位於兩個列區段之間，並用以感測與放大與其相關的位元線上的資料訊號。每一感測放大電路120可稱為一區域感測放大器（local sense amplifier，LSA），其可用來讀取相對應之一或多個列區段的資料。
列解碼器130由列區段Seg[0]～Seg[J]所共用，並可用於啟用字元線（wordline activation）。舉例來說，列解碼器130可針對整個記憶庫B一次解碼一個列位址，進而啟用該列位址相對應之一字元線。行解碼器140可用以啟用（raise）一或多條行選擇線（column select line）170，以選取多個感測放大電路120之中相對應的感測放大器（圖未示），進而將所選取的感測放大器經由輸入輸出匯流排（input/output bus，I/O bus）160連接至感測放大電路150，其中輸入輸出匯流排160是由多個感測放大電路120所共用。感測放大電路150可稱為次級感測放大器（secondary sense amplifier）或全域感測放大器（global sense amplifier）。
在圖2所示的例子中，每一記憶庫B均可採用開放位元線架構（open bitline architecture）來實現。舉例來說，在列區段Seg[1]之一給定列中，位於該列的一部分記憶體單元係經由一部分的位元線耦接至位於列區段Seg[1]左側的感測放大電路120，而位於該列的另一部分記憶體單元則是經由另一部分的位元線耦接至位於列區段Seg[1]右側的感測放大電路120。此外，位於該陣列的相對兩側上彼此分離（physically separated）的列區段可標記為Seg[0]，這是因為這兩個列區段的記憶體單元可視為位於相同的邏輯列區段（logical row segment）中。
請注意，在每一列區段Seg[0]中有一部分的位元線並未連接到任何感測放大電路。連接到這部分的位元線的記憶體單元可稱為虛設（dummy）記憶體單元。因此，位於該陣列右側的列區段Seg[0]可視為在開放位元線架構中記憶庫B所衍生的額外面積開銷。由於在大量的記憶庫中的每一記憶庫均具有各自的額外面積開銷（即，U形部分加上一個列區段），因此，整體的記憶庫額外面積開銷（bank overhead）是相當龐大的。
本發明提供多種示例性的記憶體裝置，其中每一記憶體裝置均包含了合併在一基板或晶圓（例如，記憶體晶粒）上的多個記憶庫。記憶體周邊電路的電路元件可設置在另一基板或晶圓上以減少額外的面積開銷。記憶體周邊電路的電路元件可包含行解碼器及/或次級感測放大器。舉例來說，多個記憶庫可合併在三維堆疊記憶體的記憶體晶粒上，而記憶體周邊電路的電路元件可設置在這個記憶體晶粒下方的邏輯晶粒上。此外，記憶庫的每一列區段均可獨立地啟用以作為偽獨立庫（pseudo-independent bank），進而增加記憶庫的記憶體頻寬。進一步的說明如下。
圖3是根據本發明某些實施例的示例性記憶體裝置的示意圖。記憶體裝置300可採用三維堆疊記憶體架構來實現。記憶體裝置300的基板301D與301L可利用混合鍵合技術（hybrid bonding）而彼此上下堆疊。形成在基板301D上的每一記憶體巨集/晶片（MC）302均可實施為動態隨機存取記憶體巨集/晶片。形成在基板301L上的多個控制邏輯電路303可分別用來控制相對應之記憶體巨集302的操作。基板301D與301L可分別稱為記憶體晶粒與邏輯晶粒。
每一記憶體巨集302均可包含多個記憶庫，其具有較低的額外面積開銷。舉例來說，每一記憶體巨集302所包含的眾多列區段均可合併在基板301D上，以作為偽獨立庫。與這些列區段相關的某一或某些記憶體周邊電路元件（例如，行選擇邏輯（column selection logic）或次級感測放大電路）可形成於基板301L上，以減少每一記憶體巨集302的記憶庫額外面積開銷。
於此實施例中，每一控制邏輯電路303可包含（但不限於）一行解碼器340、一感測放大電路350以及一控制器360。行解碼器340可經由一組行選擇線{CSL}控制輸入至記憶體巨集302的資料以及從記憶體巨集302輸出的資料。感測放大電路350可用來感測及放大在一組資料線{DL}上的資料訊號，其中該組資料線{DL}係連接於記憶體巨集302與控制邏輯電路303之間。感測放大電路350可作為次級感測放大電路。此外，控制器360可用來控制記憶體巨集302、行解碼器340以及感測放大電路350的操作。
圖4是根據本發明某些實施例的圖3所示之記憶體巨集302的實施方式。記憶體巨集302包含一或多個記憶體區塊（memory block）406，其可被各自獨立地存取。每一記憶體區塊406具有多行，其用以支援一預定分頁尺寸（page size）。於此實施例中，上述一或多個記憶體區塊406可具有相同的分頁尺寸。每一記憶體區塊406包含（但不限於）複數個感測放大電路410[0]～410[P]、複數個列區段420[0]～420[Q]以及複數個列解碼器430[0]～430[Q]。
感測放大電路410[0]～410[P]中的每一感測放大電路均包含複數個感測放大器（圖未示），其可耦接於多條位元線（圖未示）。感測放大電路410[0]～410[P]與列區段420[0]～420[Q]可沿著一方向D1交替地排列。舉例來說（但本發明不限於此），P可等於Q減1。每一感測放大電路可位於連續兩個列區段之間，且任兩個相接續的感測放大電路均可分別位於一列區段的相對兩側。在圖4所示的例子中，每一感測放大電路可作為一區域感測放大電路（LSA）。
列區段420[0]～420[Q]中的每一列區段均可包含排列成多列與多行的複數個記憶體單元。舉例來說，在列區段420[0]的一給定行中，記憶體單元係耦接於同一位元線（即，一組位元線{BL}中的一位元線），其沿著方向D1而延伸；在列區段420[0]的一給定列中，記憶體單元係共用同一字元線（即，一組字元線{WL}中的一字元線），其沿著方向D2（與方向D1垂直）而延伸。也就是說，每一記憶體單元係位於字元線與位元線兩者的交會處。每一行的記憶體單元係沿著方向D1延伸，而每一列的記憶體單元係沿著方向D2延伸。
列解碼器430[0]～430[Q]分別耦接於列區段420[0]～420[Q]。每一列解碼器經設置可用來解碼一列位址（即，列位址RA[0]～RA[Q]的其中之一）以啟用（activate）相應的一列區段。在圖4所示的例子中，列位址RA[0]～RA[Q]中的兩個或不止兩個列位址彼此可互為獨立；列區段420[0]～420[Q]中的兩個或不止兩個列區段可各自獨立地啟用。
請連同圖3參閱圖4，於操作中，控制器360可將列位址RA[0]～RA[Q]輸出至列位址匯流排RB（其耦接於基板301D與301L之間）。列解碼器430[0]～430[Q]可經由列位址匯流排RB接收列位址RA[0]～RA[Q]。當列區段420[0]～420[Q]的其中之一啟用時，可致能耦接至所啟用的列區段的每一感測放大電路以用於資料存取。舉例來說，列解碼器430[i]可根據列位址RA[i]啟用列區段420[i]。感測放大電路410[i-1]與410[i]均處於啟用的狀態（active），以存取與列區段420[i]相關的資料。
此外，行解碼器340可啟用一組行選擇線{CSL}，進而將感測放大電路410[i-1]與410[i]經由一組資料線{DL}連接至感測放大電路350。由於行選擇邏輯（例如，行解碼器340）與次級感測放大電路（例如，感測放大電路350）可設置在基板301D外，相較於圖2所示之記憶體巨集102，記憶體巨集302的額外面積開銷可降低許多。
在某些實施例中，當列區段420[0]～420[Q]的其中之一啟用時，與所啟用的列區段共用一感測放大電路（即，感測放大電路410[0]～410[P]的其中之一）的每一相鄰列區段均處於未啟用的狀態（inactive）。舉例來說，每一個位於連續兩個列區段之間的感測放大電路可被這兩個列區段所共用。當列區段420[i]啟用時，兩個相鄰列區段420[i-1]與420[i+1] 均處於未啟用的狀態。請注意，感測放大電路410[i-1]不僅可存取與列區段420[i]相關的資料，也可存取與列區段420[i-1]相關的資料。因此，當列區段420[i]啟用時，將列區段420[i-1]與420[i+1]維持在未啟用的狀態可減少/避免列區段啟用的衝突。此外，可啟用其他列區段（例如，列區段420[i+2]）而不會影響列區段420[i] 的資料存取操作。在控制器360停用/取消啟用（deactivate）列區段420[i]或對列區段420[i]進行預充電（precharge）之後，可啟用列區段420[i-1]/420[i+1]。
再者，列區段420[0]～420[Q]可排列成一列區段陣列（an array of row segments）。列區段420[0]與420[Q]可分別位於該列區段陣列的兩端。當列區段420[0]與420[Q]的其中之一處於啟用的狀態時，列區段420[0]與420[Q]的其中之另一亦處於啟用的狀態。因此，當列區段420[0]或420[Q]啟用時，感測放大電路410[0]與410[Q]均可被致能以進行資料存取。列區段420[1]（耦接於感測放大電路410[0]）與列區段420[Q-1]（耦接於感測放大電路410[Q]）均可維持在外啟用的狀態，以減少/避免列區段啟用的衝突。
舉例來說（但本發明不限於此），每一記憶體區塊406中的記憶體單元均基於開放位元線架構來排列。列區段420[0]～420[Q]可作為邏輯列區段S[0]～S[P]。邏輯列區段S[0]於實際結構中可由列區段420[0]與420[Q]（分別位於該列區段陣列的兩端）來表示。列位址RA[0]可等同於列位址RA[Q]。啟用邏輯列區段S[0]指的是啟用列區段420[0]與420[Q]。請注意，邏輯列區段S[P]可以是邏輯列區段S[0]的相鄰列區段。每一感測放大電路均可由相對應之連續兩個邏輯列區段所共用。
因此，在每一記憶體區塊406中，列區段420[0]～420[Q]係以連續的「陣列—區域感測放大電路—陣列—區域感測放大電路」的方式實體地排置，而沒有藉由引入間隔來允許獨立的記憶庫存取。然而，列區段420[0]～420[Q]可由邏輯晶粒以偽獨立的方式進行邏輯上的存取。藉由本發明所提供的記憶體陣列結構，多個列區段可作為合併在一基板/晶圓上的多個偽獨立庫，而記憶體周邊電路的電路元件（例如，邏輯晶粒）可設置在該基板/晶圓外，以減少記憶庫額外面積開銷。本發明所提供的記憶體陣列結構可在增加記憶體頻寬的同時，仍維持少量的記憶庫額外面積開銷。
圖5是根據本發明某些實施例的圖4所示之列區段420[i]的實施方式的示意圖。所屬技術領域中具有通常知識者應可瞭解圖4所示之列區段420[0]～420[Q]中的一或多個列區段均可採用圖5所示之結構來實現，而不致背離本發明的範圍。
請參閱圖5，列區段420[i]的記憶體單元可分為沿著方向D2排列的記憶體單元陣列522[0]～522[j]。每一記憶體單元陣列可實施為一單元陣列（unit array）。例如，記憶體單元陣列522[0]～522[j]可具有相同的列個數與相同的行個數。此外，列區段420[i]可包含複數個字元線驅動器524[0]～524[j]（標記為LWL），其分別耦接於記憶體單元陣列522[0]～522[j]。每一字元線驅動器可由列解碼器430[i]所控制，以驅動相對應之記憶體單元陣列中的字元線。
此外，感測放大電路410[i-1]可包含複數個感測放大區塊512[0]～512[j]（標記為SA），且感測放大電路410[i]可包含複數個感測放大區塊514[0]～514[j]（標記為SA）。每一感測放大區塊均可包含多個感測放大器，而各感測放大器均耦接於相對應之一位元線。舉例來說，在記憶體單元陣列522[0]的一給定列中，位於該列的一部分記憶體單元可經由一部分的位元線（圖未示）耦接於感測放大區塊512[0]，而位於該列的另一部分記憶體單元可經由另一部分的位元線（圖未示）耦接於感測放大區塊514[0]。
圖6是根據本發明某些實施例的圖5所示之記憶體單元陣列522[0]與感測放大區塊514[0]的實施方式的示意圖。所屬技術領域中具有通常知識者應可瞭解圖5所示之其他記憶體單元陣列及其他感測放大區塊均可採用圖6所示之結構來實現，而不致背離本發明的範圍。
請參閱圖6，記憶體單元陣列522[0]的記憶體單元排列成多行，而這些行可分為多組行CL 0～CL X（X是正整數）。感測放大區塊514[0]耦接於一組行選擇線{SL}。這組行選擇線{SL}包含多條行選擇線SL 0～SL X，其可作為圖3所示之一組行選擇線{CSL}的至少一部分的實施例。感測放大區塊514[0]另耦接於一組資料線{LDL}。這組資料線{LDL}包含多條資料線LDL 0～LDL 3，其可作為圖3所示之一組資料線{DL}的一部分的實施例。請注意，圖6所示之資料線的個數並非用來限制本發明的範圍。
請一併參閱圖3、圖5和圖6。行解碼器340可用以將一組行選擇訊號{SS}輸出至一組行選擇線{SL}。這組行選擇訊號{SS}包含多個行選擇訊號SS 0～SS X。當列區段420[i]啟用時，感測放大區塊514[0]可根據一組行選擇訊號{SS}，將列區段420[i]中的一組行耦接至該組資料線{LDL}。舉例來說，一組行CL 0可因應行選擇線SL 0的啟用而耦接於資料線LDL 0～LDL 3。此外/或者，當列區段420[i]啟用時，感測放大區塊514[0]可經由該組資料線{LDL}耦接於感測放大電路350。
圖7是根據本發明某些實施例的圖3所示之記憶體巨集302的另一實施方式。除了圖7所示之列解碼器430[0]～430[Q]被分為N組列解碼器RD[0]～RD[N-1]（N大於1）以外，圖7所示之記憶體區塊結構與圖4所示之記憶體區塊結構大致相同/相似，此外，圖7所示之列區段420[0]～420[Q]被分為N組列區段RS[0]～RS[N-1]。
在圖7所示之實施例中，每一組列區段包含兩個連續的邏輯列區段。例如，一組列區段RS[0]包含邏輯列區段S[0]與S[1]；一組列區段RS[k]包含邏輯列區段S[i-1]與S[i]。N組列解碼器RD[0]～RD[N-1]可分別用來解碼彼此獨立的N個列位址MRA[0]～MRA[N-1]，以分別啟用N組列區段RS[0]～RS[N-1]。每一組列解碼器中的列解碼器可合併成單一列解碼器，以管理相對應之一組列區段。
舉例來說，列解碼器430[0]、430[1]與430[Q]可合併成單一列解碼器，其可用來解碼獨立的列位址MRA[0]以啟用列區段420[0]、420[1]與420[Q]的其中之一。又例如，列解碼器430[i-1]與430[i]可合併成單一列解碼器，其可用來解碼獨立的列位址MRA[k]以啟用列區段420[i-1]與420[i]的其中之一。請注意，當一組列區段中的一邏輯列區段啟用時，該組列區段中的其他邏輯列區段處於未啟用的狀態。例如，當列區段420[i-1]啟用時，列區段420[i]處於未啟用的狀態。又例如，當列區段420[1]啟用時，列區段420[0]與420[Q]均處於未啟用的狀態。
在某些實施例中，一組列區段可包含不止兩個邏輯列區段，而耦接於該組列區段的列解碼器可合併成單一列解碼器。在某些實施例中，不同組的列區段可包含不同個數的邏輯列區段。在某些實施例中，單一邏輯列區段可作為一組列區段。舉例來說，圖4所示之列區段420[0]～420[Q]可視為被分成P組列區段。也就是說，列區段420[0]與420[Q]可作為一組列區段，其根據列位址RA[0]/RA[Q]而啟用。列區段420[1]～420[Q-1]中的每一列區段均可作為一組列區段，其根據相對應之列位址（獨立於列位址RA[0]/RA[Q]）而啟用。
由於所屬技術領域中具有通常知識者在閱讀上述關於圖1至圖6的段落說明之後，應可瞭解圖7所示之記憶體巨集302的操作，因此，進一步的說明在此便不再贅述。
圖8是根據本發明某些實施例的操作一記憶體裝置的示例性方法的流程圖。為方便說明，以下搭配圖3所示之記憶體裝置300及圖4所示之記憶體巨集302來說明方法800。所屬技術領域中具有通常知識者應可瞭解方法800可應用於圖7所示之記憶體巨集302，而不致背離本發明的範圍。此外，在某些實施例中，方法800可包含其他步驟。在某些實施例中，方法800的步驟可採用不同的順序或實施方式來實現。
請一併參閱圖3、圖4與圖8。於步驟802中，接收啟用一目標列的一存取請求。該記憶體裝置包含沿著一預定方向排列的複數個列區段，且該目標列位於該複數個列區段中的一預定列區段。該複數個列區段中的每一列區段均包含排列成多列與多行的複數個記憶體單元，且每一行的記憶體單元沿著該預定方向延伸。例如，控制器360可接收一存取請求，其要求啟用列區段420[i]中的目標列。
於步驟804中，判斷該預定列區段的每一相鄰列區段是否均處於未啟用的狀態。該預定列區段的每一相鄰列區段係耦接於因應啟用該預定列區段而致能的一感測放大電路。若判斷出該預定列區段的至少一相鄰列區段處於啟用的狀態，則方法800執行步驟806；若判斷出該預定列區段的每一相鄰列區段均處於未啟用的狀態，則方法800執行步驟808。
例如，由於列區段420[i-1]耦接於感測放大電路410[i-1]（其因應列區段420[i]的啟用而致能），因此可作為列區段420[i]的相鄰列區段。相似地，列區段420[i+1]也是列區段420[i]的相鄰列區段。控制器360可判斷出列區段420[i-1]與列區段420[i+1]中的任一列區段是否處於啟用的狀態。
在某些實施例中，控制器360可產生一組指示訊號{S IND}，其指示出列區段420[0]～420[Q]的啟用狀態。例如，該組指示訊號{S IND}可包含(P+1)個指示訊號，其可分別指示出邏輯列區段S[0]～S[P]是否處於啟用/未啟用的狀態。控制器360可參照列區段420[i-1]與列區段420[i+1]各自相關的指示訊號，判斷出列區段420[i-1]與列區段420[i+1]中的任一列區段是否處於啟用的狀態。
於步驟806中，請求針對處在啟用狀態的相鄰列區段進行預充電。例如，當判斷出列區段420[i-1]處於啟用的狀態時，控制器360可請求對列區段420[i-1]進行預充電；當判斷出列區段420[i+1]處於啟用的狀態時，控制器360可請求對列區段420[i+1]進行預充電。在某些實施例中，在上述預充電操作之後，與列區段420[i-1]/420[i+1]相關的指示訊號可指示出列區段420[i-1]/420[i+1]處於停用或未啟用的狀態。
於步驟808中，啟用該預定列區段中的該目標列。例如，列解碼器430[i]可根據控制器360所輸出之列位址RA[i]，啟用列區段420[i]中的目標列。在某些實施例中，控制器360可啟用（activate）與列區段420[i]相關的一指示訊號，使該指示訊號可指示出列區段420[i]處於啟用狀態。
於步驟810中，對該預定列區段進行一資料存取操作。舉例來說，控制邏輯電路303可對列區段420[i]進行相關的資料存取操作，諸如對列區段420[i]進行讀或寫存取操作。
於步驟812中，判斷該預定列區段是否已準備就緒，等待被預充電。若判斷出該預定列區段已準備好被預充電，則方法800執行步驟814；反之，方法800回到步驟810。舉例來說，控制器360可判斷出對列區段420[i]所進行的資料存取操作是否已完成。當判斷出資料存取操作完成時，列區段420[i]可能已準備就緒，等待被預充電；當判斷出資料存取操作尚未完成時，列區段420[i]尚未準備好被預充電。
於步驟814中，對該預定列區段進行預充電。例如，在對列區段420[i]所進行的資料存取操作完成之後，控制器360可對列區段420[i]進行預充電，以停用/取消啟用列區段420[i]。在某些實施例中，控制器360可停用/取消啟用（deactivate）列區段420[i]相關的指示訊號，使上述指示訊號可指示出列區段420[i]處於未啟用的狀態。
在某些實施例中，於步驟810中，可致能耦接於該預定列區段的每一感測放大電路，以存取該目標列相關的資料。例如，控制器360可致能感測放大電路410[i-1]與410[i]，以存取與列區段420[i]的目標列相關的資料。
在某些實施例中，該記憶體裝置的該複數個列區段可排列成一陣列，且該預定列區段可以是位於該陣列之一第一端的一第一列區段。當該第一列區段處於啟用的狀態時，位於該陣列之中與該第一端相對的一第二端的一第二列區段亦處於啟用的狀態。該預定列區段的相鄰列區段包含與該第一列區段共用一感測放大電路的一列區段，以及包含與該第二列區段共用一感測放大電路的另一列區段。
舉例來說，列區段420[1]與420[Q-1]均可作為列區段420[0]/420[Q]的相鄰列區段。因此，控制器360可藉由判斷列區段420[1]與420[Q-1]是否均處於未啟用的狀態，來判斷列區段420[0]/420[Q]的每一相鄰列區段是否均處於未啟用的狀態。當列區段420[1]與420[Q-1]均處於未啟用的狀態時，可判斷出列區段420[0]/420[Q]的每一相鄰列區段均處於未啟用的狀態。
由於所屬技術領域中具有通常知識者在閱讀上述關於圖1至圖7的段落說明之後，應可瞭解圖8所示之方法800的操作，因此，進一步的說明在此便不再贅述。
在某些實施例中，本發明所提供的記憶體陣列結構可實現真正的獨立子記憶庫存取操作（sub-bank access）。請參閱圖9，其為根據本發明某些實施例的圖4所示之記憶體巨集302的一操作情境的示意圖。在圖9所示之實施例中，可保持至少一列區段處於停用的狀態（disabled），從而允許位於所停用的該至少一列區段之相對兩側的兩組列區段彼此可獨立地運作。
舉例來說，可將列區段420[i]維持在停用的狀態，因此列區段420[i]不會有存取衝突（conflicting access）的問題。位於列區段420[i]左側的列區段420[0]～420[i-1]可作為子記憶庫SBK0，而位於列區段420[i]右側的列區段420[i+1]～420[Q]可作為子記憶庫SBK1。由於子記憶庫SBK0與SBK1之間並未共用感測放大電路410[0]～410[P]中的任一感測放大電路，因此，子記憶庫SBK0與SBK1可被各自獨立地存取。
請注意，可將不止一個列區段維持在停用的狀態以實現獨立的子記憶庫存取操作。請參閱圖10，其為根據本發明某些實施例的圖4所示之記憶體巨集302的另一操作情境的示意圖。除了將不止一個列區段維持在停用的狀態以外，圖10所示的操作與圖9所示的操作大致相同/相似。
在圖10所示之實施例中，列區段420[i]與420[i+1]均可保持在停用的狀態。位於列區段420[i+1]右側的列區段420[i+2]～420[Q]可作為子記憶庫SBK2。由於子記憶庫SBK0與SBK2之間並未共用感測放大電路410[0]～410[P]中的任一感測放大電路，因此，子記憶庫SBK0與SBK2可被各自獨立地存取。
圖11是根據本發明某些實施例的操作一記憶體裝置的示例性方法的流程圖。為方便說明，以下搭配圖3所示之記憶體裝置300及圖9所示之記憶體巨集302來說明方法1100。所屬技術領域中具有通常知識者應可瞭解方法1100可應用於圖7所示之記憶體巨集302及圖10所示之記憶體巨集302，而不致背離本發明的範圍。此外，在某些實施例中，方法1100可包含其他步驟。在某些實施例中，方法1100的步驟可採用不同的順序或實施方式來實現。
於步驟1102中，停用該記憶體裝置的一預定列區段。該記憶體裝置包含複數個列區段與複數個感測放大電路，其係沿著一預定方向交替地排列。該複數個列區段中的每一列區段均包含排列成多列與多行的複數個記憶體單元，且每一行的記憶體單元沿著該預定方向延伸。此外，該預定列區段係為該複數個列區段的其中之一。該複數個列區段另包含分別位於該預定列區段之相對兩側的一第一組列區段與一第二組列區段。
舉例來說，控制器360可停用/取消啟用列區段420[i]。位於列區段420[i]左側的列區段420[0]～420[i-1]可作為子記憶庫SBK0。位於列區段420[i]右側的列區段420[i+1]～420[Q]可作為子記憶庫SBK1。
於步驟1104中，解碼一第一列位址，以啟用該第一組列區段中的一第一列區段。例如，列解碼器430[i-1]可解碼控制器360所輸出之列位址RA[i-1]，進而啟用列區段420[i-1]。
於步驟1106中，解碼獨立於該第一列位址的一第二列位址，以啟用該第二組列區段中的一第二列區段。例如，列解碼器430[i+1]可解碼控制器360所輸出之列位址RA[i+1]，進而啟用列區段420[i+1]。由於列區段420[i]維持在停用的狀態，因此列區段420[i]不會有存取衝突的問題。
在某些實施例中，子記憶庫SBK0與SBK1均可作為採用開放位元線架構的記憶庫。舉例來說，列區段420[0]與420[i-1]可作為子記憶庫SBK0中的一邏輯列區段，以及位於列區段420[0]與420[i-1]之間的各個列區段可作為一邏輯列區段。因此，列區段420[0]與420[i-1]均可因應列位址RA[i-1]而啟用。相似地，列區段420[i+1]與420[Q]可作為子記憶庫SBK1中的一邏輯列區段，以及位於列區段420[i+1]與420[Q]之間的各個列區段可作為一邏輯列區段。也就是說，子記憶庫SBK0與SBK1彼此可被獨立地存取。
在某些實施例中，可停用位於該第一組列區段與該第二組列區段之間的每一列區段，以實現獨立的子記憶庫存取操作。由於所屬技術領域中具有通常知識者在閱讀上述關於圖1至圖10的段落說明之後，應可瞭解圖11所示之方法1100的操作，因此，進一步的說明在此便不再贅述。
請注意，以上所述的元件實施方式及排列方式是出於說明的目的，並非用來限制本發明的範圍。在某些實施例中，本發明所提供的記憶體陣列結構可應用於折疊位元線架構（folded bitline architecture）、開放/折疊位元線架構以及其他陣列架構，而不致背離本發明的範圍。在某些實施例中，多個記憶庫合併於一基板上，而列解碼器則可設置在該基板外，以減少記憶庫額外面積開銷。在某些實施例中，本發明所提供的記憶體陣列結構可用來實現具有高頻寬與少量記憶庫額外面積開銷的平面式記憶體裝置。
藉由本發明所提供的記憶體陣列結構，多個列區段可作為合併在一基板/晶圓上的多個偽獨立庫，且記憶體周邊電路的電路元件可設置在該基板/晶圓外，以減少記憶庫額外面積開銷。本發明所提供的記憶體陣列結構可在增加記憶體頻寬的同時，維持少量的額外面積開銷。此外，本發明所提供的記憶體陣列結構可實現真正的獨立子記憶庫存取操作。
上文的敘述簡要地提出了本發明某些實施例之特徵，而使得本發明所屬技術領域具有通常知識者可更全面地理解本發明的多種態樣。本發明所屬技術領域具有通常知識者當可明瞭，其可輕易地利用本發明作為基礎，來設計或更動其他製程與結構，以實現與此處所述之實施方式相同的目的和/或達到相同的優點。本發明所屬技術領域具有通常知識者應當明白，這些均等的實施方式仍屬於本發明之精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本發明之精神與範圍。
100, 300:記憶體裝置 101D, 101L, 301D, 302L:基板 102, 302:記憶體巨集 103, 303:控制邏輯電路 120, 350, 410[0]~410[P]:感測放大電路 130, 430[0]~430[Q]:列解碼器 140, 340:行解碼器 150:次級感測放大電路 160:輸入輸出匯流排 170, SL 0~SL X:行選擇線 360:控制器 406:記憶體區塊 420[0]~420[Q], Seg[0]~Seg[J]:列區段 512[0]~512[j], 514[0]~514[j]:感測放大區塊 522[0]~522[j]:記憶體單元陣列 524[0]~524[j]:字元線驅動器 800, 1100:方法 802~814, 1102~1106:步驟 {BL}:一組位元線 {CSL}, {SL}:一組行選擇線 {DL}, {LDL}:一組資料線 {S IND}:一組指示訊號 {SS}:一組行選擇訊號 {WL}:一組字元線 B:記憶庫 CL 0~CL X:一組行 D1, D2:方向 LDL 0~LDL 3:資料線 P1:矩形部分 P2:U形部分 RA[0]~RA[Q], MRA[0]~MRA[N-1]:列位址 RB:列位址匯流排 RD[0]~RD[N-1]:一組列解碼器 RS[0]~RS[N-1]:一組列區段 S[0]~S[P]:邏輯列區段 SBK0, SBK1, SBK2:子記憶庫 SS 0~SS X:行選擇訊號
搭配附隨圖式來閱讀下文的實施方式，可清楚地理解本發明的多種態樣。應注意到，根據本領域的標準慣例，圖式中的各種特徵並不一定是按比例進行繪製的。事實上，為了能夠清楚地描述，可任意放大或縮小某些特徵的尺寸。
圖1是根據某些實施例的記憶體裝置的示意圖。
圖2是根據某些實施例的圖1所示之記憶體巨集的實施方式。
圖3是根據本發明某些實施例的示例性記憶體裝置的示意圖。
圖4是根據本發明某些實施例的圖3所示之記憶體巨集的實施方式。
圖5是根據本發明某些實施例的圖4所示之列區段的實施方式的示意圖。
圖6是根據本發明某些實施例的圖5所示之記憶體單元陣列與感測放大區塊的實施方式的示意圖。
圖7是根據本發明某些實施例的圖3所示之記憶體巨集的另一實施方式。
圖8是根據本發明某些實施例的操作一記憶體裝置的示例性方法的流程圖。
圖9是根據本發明某些實施例的圖4所示之記憶體巨集的一操作情境的示意圖。
圖10是根據本發明某些實施例的圖4所示之記憶體巨集的另一操作情境的示意圖。
圖11是根據本發明某些實施例的操作一記憶體裝置的示例性方法的流程圖。
302:記憶體巨集
406:記憶體區塊
410[0]~410[P]:感測放大電路
420[0]~420[Q]:列區段
430[0]~430[Q]:列解碼器
{BL}:一組位元線
{WL}:一組字元線
S[0]~S[P]:邏輯列區段
RA[0]~RA[Q]:列位址
D1,D2:方向

Claims (20)

  1. 一種記憶體裝置，包含： 一或多個記憶體區塊，其中每一記憶體區塊包含： 複數個第一感測放大電路； 複數個列區段，該複數個列區段與該複數個第一感測放大電路係沿著一第一方向交替地排列，其中每一列區段包含排列成多列與多行的複數個記憶體單元，每一行的記憶體單元係沿著該第一方向延伸；該複數個列區段分為N組列區段，且N大於1；以及 複數個列解碼器，分別耦接於該複數個列區段，該複數個列解碼器分為N組列解碼器。
  2. 如請求項1所述之記憶體裝置，其中該N組列解碼器經設置分別用來解碼彼此獨立的N個列位址，以分別啟用該N組列區段。
  3. 如請求項1所述之記憶體裝置，其中當該複數個列解碼器的其中之一用以啟用該複數個列區段的其中之一時，與所啟用的列區段共用該複數個第一感測放大電路之其一的每一相鄰列區段均處於未啟用的狀態。
  4. 如請求項1所述之記憶體裝置，其中當該複數個列解碼器的其中之一用以啟用該複數個列區段的其中之一時，耦接於所啟用的列區段的每一第一感測放大電路均被致能以用於資料存取。
  5. 如請求項1所述之記憶體裝置，其中該N組列區段中的一組列區段包含多個列區段；其中當該複數個列解碼器的其中之一用以啟用該組列區段中的一列區段時，該組列區段中的另一列區段處於未啟用的狀態。
  6. 如請求項1所述之記憶體裝置，其中該複數個列區段排列成一陣列；該N組列區段中的一組列區段包含分別位於該陣列兩端的一第一列區段與一第二列區段；當該複數個列解碼器的其中之一用以啟用該第一列區段與該第二列區段的其中之一時，該第一列區段與該第二列區段的其中之另一亦處於啟用的狀態。
  7. 如請求項1所述之記憶體裝置，另包含： 彼此堆疊的一第一基板與一第二基板，其中該複數個列區段與該複數個第一感測放大電路均形成於該第一基板上； 一組行選擇線，連接於該第一基板與該第二基板之間； 一行解碼器，形成於該第二基板上，並耦接於該組行選擇線，該行解碼器用以將一組行選擇訊號輸出至該組行選擇線；以及 一組資料線，其中當該複數個列解碼器的其中之一用以啟用該組列區段中的一列區段時，耦接於所啟用的列區段的一第一感測放大電路用以根據該組行選擇訊號，將所啟用的列區段中的一組行耦接於該組資料線。
  8. 如請求項1所述之記憶體裝置，另包含： 彼此堆疊的一第一基板與一第二基板，其中該複數個列區段與該複數個第一感測放大電路均形成於該第一基板上； 一第二感測放大器，形成於該第二基板上；以及 一組資料線，連接於該第一基板與該第二基板之間，其中當該複數個列解碼器的其中之一用以啟用該組列區段中的一列區段時，耦接於所啟用的列區段的一第一感測放大電路經由該組資料線耦接於該第二感測放大電路。
  9. 如請求項1所述之記憶體裝置，另包含： 彼此堆疊的一第一基板與一第二基板，其中該複數個列解碼器均形成於該第一基板上； 一列位址匯流排，耦接該第一基板與該第二基板之間；以及 一控制器，形成於該第二基板上，該控制器用以將該N個列位址經由該列位址匯流排輸出至該N組列解碼器。
  10. 如請求項1所述之記憶體裝置，其中每一列的記憶體單元係沿著與該第一方向垂直的一第二方向延伸，且該複數個記憶體單元分為沿著該第二方向排列的複數個記憶體單元陣列；每一列區段包含： 複數個字元線驅動器，分別耦接於該複數個記憶體單元陣列，其中每一字元線驅動器係由該列區段所對應之一列解碼器所控制，以驅動相對應之記憶體單元陣列中的字元線。
  11. 如請求項1所述之記憶體裝置，其中該一或多個記憶體區塊具有相同的分頁尺寸。
  12. 一種操作一記憶體裝置的方法，包含： 接收啟用一目標列的一存取請求，其中該記憶體裝置包含沿著一預定方向排列的複數個列區段，且該目標列位於該複數個列區段中的一預定列區段；該複數個列區段中的每一列區段均包含排列成多列與多行的複數個記憶體單元，且每一行的記憶體單元沿著該預定方向延伸； 判斷該預定列區段的每一相鄰列區段是否均處於未啟用的狀態，其中該預定列區段的每一相鄰列區段係耦接於因應啟用該預定列區段而致能的一感測放大電路；以及 當判斷出該預定列區段的每一相鄰列區段均處於未啟用的狀態時，啟用該目標列以對該預定列區段進行一資料存取操作。
  13. 如請求項12所述之方法，另包含： 當判斷出該預定列區段的至少一相鄰列區段處於啟用的狀態時，對該預定列區段進行預充電。
  14. 如請求項12所述之方法，另包含： 在進行該資料存取操作之後，對該預定列區段進行預充電。
  15. 如請求項12所述之方法，其中啟用該目標列以對該預定列區段進行該資料存取操作的步驟包含： 致能耦接於該預定列區段的每一感測放大電路，以存取該目標列相關的資料。
  16. 如請求項12所述之方法，另包含： 產生一指示訊號，其指示出該預定列區段是否處於啟用的狀態； 其中當該目標列啟用時，該指示訊號指示出該預定列區段處於啟用的狀態；當該預定列區段被預充電時，該指示訊號指示出該預定列區段處於未啟用的狀態。
  17. 如請求項12所述之方法，其中該複數個列區段排列成一陣列，且該預定列區段係為位於該陣列之一第一端的一第一列區段；該複數個列區段另包含位於該陣列之中與該第一端相對的一第二端的一第二列區段；當該第一列區段與該第二列區段的其中之一處於啟用的狀態時，該第一列區段與該第二列區段的其中之另一亦處於啟用的狀態；判斷該預定列區段的每一相鄰列區段是否均處於未啟用的狀態的步驟包含： 判斷與該第一列區段共用一第一感測放大電路的一第三列區段是否處於未啟用的狀態，其中該第一感測放大電路係因應該第一列區段啟用而致能；以及 判斷與該第二列區段共用一第二感測放大電路的一第四列區段是否處於未啟用的狀態，其中該第二感測放大電路係因應該第二列區段啟用而致能； 其中當該第三列區段與該第四列區段均處於未啟用的狀態時，判斷每一相鄰列區段均處於未啟用的狀態。
  18. 一種操作一記憶體裝置的方法，包含： 停用該記憶體裝置的一預定列區段，其中該記憶體裝置包含複數個列區段與複數個感測放大電路；該複數個列區段與該複數個感測放大電路係沿著一預定方向交替地排列；該複數個列區段中的每一列區段均包含排列成多列與多行的複數個記憶體單元，且每一行的記憶體單元沿著該預定方向延伸；該預定列區段係為該複數個列區段的其中之一；該複數個列區段另包含分別位於該預定列區段之相對兩側的一第一組列區段與一第二組列區段； 解碼一第一列位址，以啟用該第一組列區段中的一第一列區段；以及 解碼獨立於該第一列位址的一第二列位址，以啟用該第二組列區段中的一第二列區段。
  19. 如請求項18所述之方法，其中停用該預定列區段的步驟包含： 停用位於該第一組列區段與該第二組列區段之間的每一列區段。
  20. 如請求項18所述之方法，其中該第一組列區段係沿著該預定方向排列成一列區段陣列；該第一列區段位於該列區段陣列的一第一端；該方法另包含： 解碼該第一列位址以啟用位於該列區段陣列之與該第一端相對的一第二端的一第三列區段。
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