JPH117772A

JPH117772A - 半導体記憶装置

Info

Publication number: JPH117772A
Application number: JP9162676A
Authority: JP
Inventors: Kazuhisa Kino; 和久嬉野; Goro Kitsukawa; 五郎橘川; Michihiro Mishima; 通宏三島; Yoji Idei; 陽治出井; Shigenobu Kato; 茂信加藤; Manabu Ishimatsu; 学石松
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】デコーダ自体の消費電力を低減し、かつメイ
ンアンプ制御回路の共通化を図り、多ビット化を実現し
つつ低消費電力化を図ることができる半導体記憶装置を
提供する。【解決手段】階層形ワード線構成、多分割ビット線構
成を用いた６４Ｍビットあるいは２５６ＭビットＤＲＡ
Ｍであって、メインローデコーダ領域、メインワードド
ライバ領域、カラムデコーダ領域、周辺回路／ボンディ
ングパッド領域、メモリセルアレー、センスアンプ領
域、サブワードドライバ領域、交差領域などが半導体チ
ップ上に形成され、列選択信号線ＹＳで同時にアクセス
されるメモリセルの数を多くするため、１本の列選択信
号線ＹＳ０が４つのセンスアンプＳＡを制御する構成を
採用し、カラムデコーダＹＤは４ビットのデータに対し
て１つ、メインアンプ制御回路ＭＡＣも４ビットのデー
タに対して１つとなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入出力構成が４ビ
ット以上の多ビット構成の半導体記憶装置の低消費電力
化を図るものである。多ビット化が進む半導体記憶装置
において、特にノート形パーソナルコンピュータなどの
バッテリ動作機器では低消費電力化が大きな課題であ
る。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、近年の半導体記憶装置の分野は多ビット化の傾向で
ある一方、ノート形パーソナルコンピュータなどの普及
により低消費電力化が必須という相反した特徴を持って
いる。一般的な半導体記憶装置は、×１／×４ビット品
に代表されるように比較的少数のビット構成であり、し
かもノート形パーソナルコンピュータなどのバッテリ動
作機器も一部で普及されているに過ぎなかったが、近年
では前記に述べたように多ビット化の要求が強く、しか
も低消費電力化が必須となっている。

【０００３】このような入出力ビット構成の半導体記憶
装置に関する技術としては、たとえば１９９４年１１月
５日、株式会社培風館発行の「アドバンストエレクト
ロニクスＩ−９超ＬＳＩメモリ」Ｐ３３１〜Ｐ３３３
などの文献に記載される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】本発明者は、前記のよ
うな入出力ビット構成の半導体記憶装置において、この
入出力構成の多ビット化の傾向と、これに相反する低消
費電力化の傾向とについて検討し、以下において本発明
者によって検討した内容を図５を用いて説明する。

【０００５】前記のような多ビット化および低消費電力
化の状況のなか、半導体記憶装置ではビット線選択を行
う列選択信号線ＹＳは１個もしくは２個程度の少数のセ
ンスアンプが接続されているケースが多い。たとえば、
図５は入出力構成がＤＱ０〜ＤＱ１５の１６ビット構成
のメモリで、そのうちＤＱ０〜ＤＱ３の４ビットのみに
係るメモリセルアレー１５、センスアンプＳＡ、カラム
デコーダＹＤ、メインアンプＭＡを示す。列選択信号線
ＹＳに２個のセンスアンプＳＡが接続されている半導体
記憶装置の概略構成図である。

【０００６】図５(a) に詳細に示すように、列選択信号
線ＹＳ０，１にそれぞれ２個のセンスアンプＳＡが接続
され、２ビットのメモリセルにアクセスする構成におい
て、たとえば×１６ビット品の読み出しを行う場合、８
セットのカラムデコーダＹＤを準備して８本の列選択信
号線ＹＳを活性化する必要があり、さらにメインアンプ
制御回路ＭＡＣも各メインアンプＭＡ毎に１個ずつ、チ
ップ全体では１６ビット入出力のために１６セット必要
である。この際の消費電力は、列選択信号線ＹＳの８本
の充放電、カラムデコーダＹＤの８セットおよびメイン
アンプ制御回路ＭＡＣの１６セット分必要となり、低消
費電力化の妨げとなる。

【０００７】そこで、本発明の目的は、近年の多ビット
化／低消費電力化の強い要求のもと、１本の列選択信号
線に接続されているセンスアンプの数を多くして列選択
信号線の数を減らすことにより、列選択信号線とデコー
ダ自体の消費電力を低減し、かつメインアンプ制御回路
の共通化による低電力化も図り、多ビット化と低消費電
力化の両立を図ることができる半導体記憶装置を提供す
るものである。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明による半導体記憶装置
は、入出力構成が４ビット以上の多ビット品における動
作回路数の絞り込みによる低消費電力化を図るために、
１本の列選択信号線で制御されるセンスアンプの数を４
個以上にして、複数ビットの読み出し／書き込みを少な
い列選択信号線の動作で行うものである。

【００１１】この方法をとれば、１本の列選択信号線で
アクセスされるメモリセルの数を多く（４ビット以上）
することにより、列選択信号線の数を減らすことができ
るので、カラムデコーダ自体の消費電力が低減できる。
さらに、メインアンプ制御回路を複数のメインアンプで
共通化することにより、多ビット化を実現しつつ低消費
電力化を図ることができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１３】図１(a),(b) は本発明の一実施の形態であ
る半導体記憶装置を示すレイアウト図と部分拡大図、図
２は本実施の形態の半導体記憶装置におけるメモリセル
アレーとその周辺回路とを示す回路図、図３(a),(b) は
１本の列選択信号線で４ビットのメモリセルを同時にア
クセスする半導体記憶装置を示す概略構成図、図４は多
ビット展開の半導体記憶装置を示す概略構成図である。

【００１４】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００１５】本実施の形態の半導体記憶装置は、たとえ
ば階層形ワード線構成、多分割ビット線構成を用いた６
４Ｍビットあるいは２５６ＭビットＤＲＡＭとされ、こ
のメモリチップ１０には、メインローデコーダ領域１
１、メインワードドライバ領域１２、カラムデコーダ領
域１３、周辺回路／ボンディングパッド領域１４、メモ
リセルアレー１５、センスアンプ領域１６、サブワード
ドライバ領域１７、交差領域１８などが周知の半導体製
造技術によって１個の半導体チップ上に形成されてい
る。この図１においては、水平方向が行方向（ワード線
方向）、垂直方向が列方向（ビット線方向）である。

【００１６】このＤＲＡＭにおいては、たとえば図１に
示すように、メモリチップ１０の行方向における左側と
右側、列方向における上側と下側にメモリセルアレー１
５などからなるメモリ領域が分割して配置される。この
左側と右側とに配置されたメモリ領域は、それぞれのメ
モリ領域に対応するメインワードドライバ領域１２を介
して中央に配置されたメインローデコーダ領域１１を挟
んで対で配置されている。

【００１７】また、上側と下側に配置されたメモリ領域
の中央側には、それぞれのメモリ領域に対応するカラム
デコーダ領域１３が配置されている。さらに、その中央
部には、周辺回路／ボンディングパッド領域１４とし
て、ローアドレスバッファ、カラムアドレスバッファ、
プリデコーダ、タイミング発生回路、データ入出力回路
などが配置され、さらに外部接続用のボンディングパッ
ドが設けられている。

【００１８】メモリ領域は、メモリセルアレー１５の列
方向にセンスアンプ領域１６が配置され、また行方向に
サブワードドライバ領域１７が配置され、このセンスア
ンプ領域１６とサブワードドライバ領域１７との交差領
域１８にはＦＸドライバ、さらにセンスアンプ群の制御
回路（スイッチＭＯＳトランジスタなど）も配置されて
いる。このメモリセルアレー１５に対して、ワード線は
行方向、ビット線は列方向としている。これとは逆の配
置でも本発明を用いることができることは自明である。

【００１９】図２は、メモリセルアレー１５と、その周
辺回路とを単純化した回路図であり、メインローデコー
ダ領域１１、メインワードドライバ領域１２、カラムデ
コーダ領域１３、メモリセルアレー１５、センスアンプ
領域１６、サブワードドライバ領域１７、交差領域１８
などの各領域内に含まれる回路と、入力回路５１、プリ
デコーダ５２、メインアンプ６１、出力回路６２などが
図示されている。

【００２０】メモリセルアレー１５は、２次元的に配列
された複数、たとえば２５６サブワード線×２５６ビッ
ト線対の６４Ｋビットのメモリセルからなり、メインワ
ード線ＭＷＢ（ＢはＭＷの反転表記、他の信号線も同
様）、サブワード線ＳＷが水平方向、ビット線ＢＬ，Ｂ
ＬＢ、列選択信号線ＹＳが垂直方向に配置されている。
ワード線構成は階層形ワード線方式、センスアンプは２
サブアレー共用方式で、かつオーバードライブ方式、す
なわち高速化のためにセンスアンプ駆動線ＣＳＰを最初
はＶＤＤの電圧レベルで、後にＶＤＬの電圧レベルで２
段階で駆動する方式とする。これらは公知（IEEE Journ
al of Solid-State Circuit,Vol.31,No.9,Sep.1996,"A
29-ns 64-Mb DRAM with Hierarchical Array Architect
ure"）の技術である。

【００２１】メモリセルアレー１５の左右に隣接してサ
ブワードドライバ領域１７が置かれ、そのサブワードド
ライバの入力がメインワード線ＭＷＢとプリデコーダ線
ＦＸであり、その出力がサブワード線ＳＷである。セン
スアンプ領域１６とサブワードドライバ領域１７との交
差領域１８には、図示のようにセンスアンプドライバ
（図では３個のＮＭＯＳトランジスタであるが、充電側
はＰＭＯＳトランジスタを用いてもよい）やローカルＩ
Ｏ線ＬＩＯ，ＬＩＯＢとメインＩＯ線ＭＩＯ，ＭＩＯＢ
とのスイッチトランジスタＩＯＳＷが設けられている。
通常、１組のローカルＩＯ線ＬＩＯ，ＬＩＯＢ、メイン
ＩＯ線ＭＩＯ，ＭＩＯＢはいずれもＴｒｕｅＢａｒの２
本の差動信号線からなる。

【００２２】また、本図では省略したが、一層の高性能
化のためにセンスアンプ駆動線ＣＳＰ，ＣＳＮ、ローカ
ルＩＯ線ＬＩＯ，ＬＩＯＢ、メインＩＯ線ＭＩＯ，ＭＩ
ＯＢなどのプリチャージ回路やＦＸドライバが置かれる
こともある。これらの他に入力回路５１、プリデコーダ
５２、メインワードドライバ、カラムデコーダ、メイン
アンプ６１、出力回路６２などがある。また図２におい
て、ＳＨＲ１，２はシェアドセンスアンプ分離信号線、
ＳＡＰ１，２はセンスアンプ充電信号線、ＳＡＮはセン
スアンプ放電信号線である。

【００２３】さらに、低電力化と微細デバイスの高信頼
化のために内部降圧方式を用い、周辺回路は電圧ＶＰＥ
ＲＩ（2.５Ｖ）、メモリセル蓄積電圧は電圧ＶＤＬ（2.
０Ｖ）と電源電圧ＶＤＤ（3.３Ｖ）より低い電圧を用い
る。なお、入出力回路は外部とのインタフェースのため
に電圧ＶＤＤを用いる。公知であるが、メモリセルに電
圧ＶＤＬを書き込むためにはチャージポンピング動作で
昇圧した電圧ＶＰＰがサブワード線ＳＷの選択電圧とし
て必要である。そこで、メインワードドライバやサブワ
ードドライバの動作電圧には電圧ＶＰＰを供給する。プ
レート電圧ＶＰＬＴやビット線プリチャージ電圧ＶＢＬ
Ｒは電圧ＶＤＬの１／２の1.０Ｖを供給する。また、基
板電圧ＶＢＢは−1.０Ｖである。

【００２４】この階層形ワード線構成は、ワード線を多
分割にしてサブワード線ＳＷとし、１組のメインローデ
コーダとメインワードドライバ、サブワードドライバを
複数のサブワード線ＳＷで共有することにより、メイン
ワード線（ＭＷ，ＭＷＢ）、プリデコーダ線（ＦＸ，Ｆ
ＸＢ）の金属配線ピッチをメモリセルのピッチより緩和
し、金属配線の製造歩留まりを高めることができる。

【００２５】この階層形ワード線構成においては、行方
向に並ぶサブワード線ＳＷはサブワードドライバの出力
であり、このサブワードドライバにはメインワードドラ
イバから出力されたメインワード線ＭＷＢまたはＭＷ
と、ＦＸドライバから出力されたプリデコーダ線ＦＸお
よびＦＸＢが入力され、論理動作を行う。ある特定のサ
ブワードドライバは、その入力であるメインワード線Ｍ
ＷＢが選択され、さらにプリデコーダ線ＦＸ，ＦＸＢが
選択されると、サブワード線ＳＷにＨｉｇｈレベルの電
圧が出力され、そのサブワード線ＳＷに接続される全て
のメモリセルの読み出し動作、書き込み動作が開始され
る。

【００２６】読み出し動作の際には、サブワードドライ
バによるサブワード線ＳＷの選択、およびカラムデコー
ダによるビット線ＢＬ，ＢＬＢの選択により、メモリセ
ルアレー１５内の任意のメモリセルを指定して、このメ
モリセルのデータはセンスアンプで増幅した後にローカ
ルＩＯ線ＬＩＯ，ＬＩＯＢ、メインＩＯ線ＭＩＯ，ＭＩ
ＯＢに読み出され、メインアンプ６１を介して出力回路
６２から出力される。書き込み動作の際にも同様に、サ
ブワード線ＳＷおよびビット線ＢＬ，ＢＬＢにより任意
のメモリセルを指定して、書き込み回路（メインアンプ
６１に並列に設置、但し図２では省略）からメインＩＯ
線ＭＩＯ，ＭＩＯＢ、ローカルＩＯ線ＬＩＯ，ＬＩＯ
Ｂ、センスアンプを経てメモリセルにデータを書き込む
ことができる。

【００２７】図３は、本発明による実施の形態の半導体
記憶装置において、１本の列選択信号線で４ビットのメ
モリセルをアクセスする例を示す概略構成図である。図
３(a) は図５(a) に比べ、１本の列選択信号線ＹＳが制
御するセンスアンプＳＡの数が２倍になる。列選択信号
線ＹＳの繰返しピッチが２倍に緩くなるので配線不良が
起こりにくくなる。あるいは列選択信号線ＹＳの間に別
の目的、たとえば電源線を追加することができる。

【００２８】図３(a) には、詳細に１本の列選択信号線
ＹＳ０で制御される４つのセンスアンプＳＡを示してい
る。図５(a) との違いは、１本の列選択信号線ＹＳ０で
センスアンプ領域の２個のセンスアンプＳＡを共通に制
御することである。図５(a)に比べ、列選択信号線ＹＳ
の数は半分となる。１つの６４Ｋビットのメモリセルア
レー１５上には６４本の列選択信号線ＹＳが配置され
る。

【００２９】図３(b) に、６４Ｋビットのメモリセルア
レー１５が４つに分割される例を示す。この４つについ
てローカルＩＯ線ＬＩＯが共有され、交差領域でメイン
ＩＯ線ＭＩＯとＩＯＳＷを介して接続される。列選択信
号線ＹＳは各メモリセルアレー１５で６４本あり、４個
のメモリセルアレー１５では２５６本ある。この中から
１本の列選択信号線ＹＳを選ぶ。

【００３０】図３(b) は、４個のメモリセルアレー１５
の周辺回路として、サブワード線ＳＷの方向にサブワー
ドドライバＳＷＤが配置され、ビット線ＢＬの方向にセ
ンスアンプＳＡ、カラムデコーダＹＤ、メインアンプＭ
Ａ、メインアンプ制御回路ＭＡＣを示す。但し、全体の
配置は図１に示すようになる。図３(b) は図５(b) と比
べ、ローカルＩＯ線ＬＩＯを延伸し、４個のメモリセル
アレー１５で共有する。１つのセンスアンプ領域上では
２組のローカルＩＯ線ＬＩＯを配置する。４ビットをア
クセスする時、図３(b) では１本の列選択信号線ＹＳを
選択すればよいが、図５(b) では２本の列選択信号線Ｙ
Ｓの選択が必要である。

【００３１】図３(b) の４個のメモリセルアレー１５で
各１本のサブワード線ＳＷが選択され、１本の列選択信
号線ＹＳが選択されることにより、４ビットのアクセス
が可能である。列選択信号線ＹＳの非選択列のメモリセ
ルは読み出し後再書き込みが行われるだけである。

【００３２】また、ローカルＩＯ線ＬＩＯを共有した４
個のメモリセルアレー１５では、カラム冗長セルを共有
できる。カラム冗長セルは、４つのメモリセルアレー１
５の全部または一部に設けるが、４つのメモリセルアレ
ー１５内ではこのメモリセルアレー１５間にまたがる正
規セルから冗長メモリセルへの置換が通常のヒューズに
よるプログラム救済で可能である。

【００３３】本実施の形態においては、１本の列選択信
号線ＹＳでアクセスされるメモリセルの数を多くする構
成を採用しているために、列選択信号線ＹＳを駆動する
カラムデコーダＹＤと、メインＩＯ線ＭＩＯに接続され
るメインアンプＭＡを制御するメインアンプ制御回路Ｍ
ＡＣの数も少なくできる。すなわち、カラムデコーダＹ
Ｄ、メインアンプ制御回路ＭＡＣは４ビットのデータに
つき１つとなっている。隣接する４個のメインアンプＭ
Ａは、×４、×８、×１６、×３２ビットのいずれでも
同時に動作するのでメインアンプ制御回路ＭＡＣは１個
で済む。

【００３４】さらに、各列選択信号線ＹＳは、センスア
ンプ列内の隣接する２つのセンスアンプＳＡに接続す
る。１つのメモリセルアレー１５の上／下のセンスアン
プ列から４つのセンスアンプＳＡが制御される。４つの
センスアンプＳＡは４組のローカルＩＯ線ＬＩＯに接続
される。４組のローカルＩＯ線ＬＩＯは、４個のメモリ
セルアレー１５のセンスアンプＳＡの間で互いに接続さ
れている。

【００３５】このような構成において、たとえばカラム
デコーダＹＤにより列選択信号線ＹＳを１本選択する
と、メモリセルアレー１５から４ビットのデータがロー
カルＩＯ線ＬＩＯを経てメインＩＯ線ＭＩＯに出力され
る。この出力された４ビットのデータは、それぞれメイ
ンアンプＭＡに入力されて増幅され、データＤＱとして
出力される。この際に、４つのメインアンプＭＡに対し
てメインアンプ制御回路ＭＡＣを１つに共通化すること
で、たとえば×１６ビット品の読み出しを行う場合、４
セットのカラムデコーダＹＤおよびメインアンプ制御回
路ＭＡＣを動作させればよい。

【００３６】これに対して図５においては、メインアン
プＭＡは１つにつき１つのメインアンプ制御回路ＭＡＣ
を持っているため、同様に×１６ビット品の読み出しを
行う場合、８セットのカラムデコーダＹＤおよびメイン
アンプ制御回路ＭＡＣを１６セット動作させる必要があ
る。よって、本実施の形態においては、図５の比較例に
対して動作デコーダ数を１／２、メインアンプ制御回路
数を１／４にでき、低消費電力化を実現することができ
る。

【００３７】図４は、４バンク構成のシンクロナスＤＲ
ＡＭで、入出力が×１６ビット構成で、ＢＡＮＫ０から
１６ビットをアクセスする場合を示す。バンクＢＡＮＫ
０の列選択信号線ＹＳを４本立てている。これは、図３
(b) の４つのメモリセルアレー１５で１本ずつ、その他
の１２個のメモリセルアレー１５から列選択信号線ＹＳ
の３本を選択する。図４は、多ビット展開、たとえば図
３の×４ビット品から×１６ビット品への構成の半導体
記憶装置を示す概略構成図である。列選択信号線ＹＳを
４本立ち上げ、１本の列選択信号線ＹＳから４ビットア
クセスするので、同時に１６ビットのアクセスができ
る。これに付して、×４ビット構成では列選択信号線Ｙ
Ｓを１本立ち上げるだけでよい。

【００３８】この図４においては、バンクＢＡＮＫ０〜
ＢＡＮＫ３による４バンク構成の半導体記憶装置を示し
ており、上側に配置されたバンクＢＡＮＫ０，２と下側
に配置されたバンクＢＡＮＫ１，３との中央側に、カラ
ムデコーダＹＤ、メインアンプ制御回路ＭＡＣ、メイン
アンプＭＡが配置されている。なお、バンクＢＡＮＫ０
〜ＢＡＮＫ３には、メモリセルアレー１５、センスアン
プＳＡ、サブワードドライバＳＷＤなどが含まれる。図
４は、×１６ビット構成でバンクＢＡＮＫ０を選択して
いる場合である。このように選択するバンクＢＡＮＫ０
で列選択信号線ＹＳを４本立ち上げる必要がある。非選
択のバンクＢＡＮＫ１〜ＢＡＮＫ３では列選択信号線Ｙ
Ｓは全て非選択である。従来、図５の方法では８本立ち
上げる必要がある。

【００３９】このような多ビット展開の構成において
も、たとえば×１６ビット品の読み出しを行う場合に
は、列選択信号線ＹＳを４本選択して４セットのメイン
アンプ制御回路ＭＡＣと１６個のメインアンプＭＡを動
作させる。同様に、×８ビット品の読み出しを行う場合
にも、それぞれ列選択信号線ＹＳを２本選択して、２セ
ットのメインアンプ制御回路ＭＡＣと８個のメインアン
プＭＡを動作させればよいので、多ビット化を実現しつ
つ低消費電力化を図ることができる。

【００４０】さらに、図示はしないがシンクロナスＤＲ
ＡＭのＤＤＲ（Double Data Rate）技術、すなわちシン
クロナスＤＲＡＭの仕様を継承しつつ、１クロック内で
２回の入出力を行い、高速データ転送を実現しようとす
る半導体記憶装置への応用も可能であり、同様に１本の
列選択信号線ＹＳに接続されるデータの数を４ビット以
上にすることによって低消費電力化を実現することがで
きる。

【００４１】このように、本実施の形態の半導体記憶装
置によれば、１本の列選択信号線でアクセスされるメモ
リセルの数を多くすることにより、列選択信号線の数を
減らすことができるので、カラムデコーダ自体の消費電
力が低減することができる。さらに、メインアンプ制御
回路を共通化することにより、多ビット化を実現しつつ
低消費電力化を図ることができる。

【００４２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４３】たとえば、前記実施の形態においては、６
４Ｍビットあるいは２５６ＭビットＤＲＡＭ、またはシ
ンクロナスＤＲＡＭの例で説明したが、これに限定され
るものではなく、他のビット数のより多ビット化、さら
に大容量化、高集積化のＤＲＡＭや、ＳＲＡＭ、ＲＡ
Ｍ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなど
の他の半導体記憶装置についても広く適用可能である。

【００４４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４５】(1).１本の列選択信号線でアクセスされる
メモリセル数を多くし、選択の列選択信号線数を減らす
ことにより、デコーダ自体の消費電力を低減し、かつメ
インアンプ制御回路の共通化を図り、多ビット化を実現
しつつ低消費電力化を図ることができる。

【００４６】(2).多ビット品への展開／ＤＤＲ技術への
応用においても、多ビット化とこれに相反する低消費電
力化とを両立させることができる。

【００４７】(3).デコーダ数の減少により列選択信号線
ピッチを緩和できるので、列選択信号線に起因するビッ
ト線不良を低減することができる。

【００４８】(4).前記(1) 〜(3) により、入出力構成の
多ビット化の傾向を持つ半導体記憶装置において、この
多ビット化と低消費電力化とを実現し、特にノート形パ
ーソナルコンピュータなどのバッテリ動作機器に使用し
て好適な半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示すレイアウト図と部分拡大図である。

【図２】本発明の一実施の形態の半導体記憶装置におけ
るメモリセルアレーとその周辺回路とを示す回路図であ
る。

【図３】(a),(b) は本発明の一実施の形態において、１
本の列選択信号線で４ビットのメモリセルを同時にアク
セスする半導体記憶装置を示す概略構成図である。

【図４】本発明の一実施の形態において、多ビット展開
の半導体記憶装置を示す概略構成図である。

【図５】(a),(b) は本発明の前提となる半導体記憶装置
において、１本の列選択信号線で２ビットのメモリセル
をアクセスする半導体記憶装置を示す概略構成図であ
る。

【符号の説明】

１０メモリチップ１１メインローデコーダ領域１２メインワードドライバ領域１３カラムデコーダ領域１４周辺回路／ボンディングパッド領域１５メモリセルアレー１６センスアンプ領域１７サブワードドライバ領域１８交差領域５１入力回路５２プリデコーダ６１メインアンプ６２出力回路ＭＷ，ＭＷＢメインワード線ＦＸ，ＦＸＢプリデコーダ線ＳＷサブワード線ＢＬ，ＢＬＢビット線ＹＳ列選択信号線ＬＩＯ，ＬＩＯＢローカルＩＯ線ＭＩＯ，ＭＩＯＢメインＩＯ線ＳＨＲシェアドセンスアンプ分離信号線ＰＣＢビット線プリチャージ信号線ＣＳＰ，ＣＳＮセンスアンプ駆動線ＳＡＰセンスアンプ充電信号線ＳＡＮセンスアンプ放電信号線ＳＷＤサブワードドライバＳＡセンスアンプＹＤカラムデコーダＭＡメインアンプＭＡＣメインアンプ制御回路ＢＡＮＫ０〜ＢＡＮＫ３バンク

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/10 ６８１Ａ６８１Ｂ (72)発明者橘川五郎東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者三島通宏東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者出井陽治東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者加藤茂信東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者石松学東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】多分割ビット線構造の複数のメモリセル
アレー、センスアンプ、ワード線、列選択信号線を有
し、入出力構成が４ビット以上の多ビットアクセス方式
の半導体記憶装置であって、前記列選択信号線の各々は
４個のセンスアンプを制御することにより、４ビットの
メモリセルに同時にアクセスするものとし、１本のワー
ド線と１本の列選択信号線との選択により、入出力ビッ
ト数の４ビット以上に対応する４ビットのメモリセルに
同時にアクセスすることを特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記１本の列選択信号線で制御される４個のセンス
アンプは列選択信号線に沿って前記メモリセルアレーの
両側に２個ずつ隣接して存在し、前記センスアンプと接
続されるＩＯ線はセンスアンプ領域上に２組配置される
ことを特徴とする半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置であっ
て、前記入出力構成が４ビット、８ビット、１６ビッ
ト、３２ビットの各々の時は、１読み出し／書き込みサ
イクルにおいて、前記列選択信号線の選択数は各々１
本、２本、４本、８本であることを特徴とする半導体記
憶装置。
【請求項４】請求項１記載の半導体記憶装置であっ
て、前記１本の列選択信号線で読み出し／書き込みされ
る４ビットの情報の読み出し用メインアンプと書き込み
回路は４組毎に共通の制御回路で制御されることを特徴
とする半導体記憶装置。
【請求項５】請求項１記載の半導体記憶装置であっ
て、前記センスアンプとメインアンプ、書き込み回路と
を接続するＩＯ線はローカルＩＯ線、メインＩＯ線の階
層構成をとり、前記ワード線はメインワード線とサブワ
ード線とからなる階層ワード線構成をとる時、前記セン
スアンプとサブワードドライバに囲まれた前記メモリセ
ルアレーの４個にわたり４組のローカルＩＯ線が共有さ
れ、前記メインＩＯ線は交差領域において前記ローカル
ＩＯ線と直角方向となるようにスイッチＭＯＳを介して
接続されることを特徴とする半導体記憶装置。
【請求項６】請求項５記載の半導体記憶装置であっ
て、前記ローカルＩＯ線を共有する４個のメモリセルア
レー間でカラム系冗長メモリセルを共有することを特徴
とする半導体記憶装置。