JP3229267B2 - マルチバンクｄｒａｍ用の階層カラム選択ライン・アーキテクチャ - Google Patents
マルチバンクｄｒａｍ用の階層カラム選択ライン・アーキテクチャInfo
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Description
【０００１】
【発明の属する技術分野】本発明は総括的に半導体メモ
リ・デバイスに関し、詳細にいえば、階層カラム選択ラ
イン・アーキテクチャを有するマルチバンク・ダイナミ
ック・ランダム・アクセス・メモリに関する。
リ・デバイスに関し、詳細にいえば、階層カラム選択ラ
イン・アーキテクチャを有するマルチバンク・ダイナミ
ック・ランダム・アクセス・メモリに関する。
【０００２】
【従来の技術】ＣＭＯＳ技術が発展して、コンピュータ
・マーケットが広い範囲の消費者に急速に開かれるよう
になった。今日のマルチメディア・アプリケーションは
少なくとも８ＭＢ、好ましくは１６ＭＢものメモリを必
要としており、これはコンピュータ内のメモリ・システ
ムの相対的なコストを引き上げる。近い将来、３２ＭＢ
および６４ＭＢのコンピュータが普通のものとなると思
われ、これは２５６Ｍｂ以上のＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）が必要とされる可能性
を示唆している。さらに、開発段階においては、ギガビ
ットの範囲のＤＲＡＭがすでに進行中である。
・マーケットが広い範囲の消費者に急速に開かれるよう
になった。今日のマルチメディア・アプリケーションは
少なくとも８ＭＢ、好ましくは１６ＭＢものメモリを必
要としており、これはコンピュータ内のメモリ・システ
ムの相対的なコストを引き上げる。近い将来、３２ＭＢ
および６４ＭＢのコンピュータが普通のものとなると思
われ、これは２５６Ｍｂ以上のＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）が必要とされる可能性
を示唆している。さらに、開発段階においては、ギガビ
ットの範囲のＤＲＡＭがすでに進行中である。
【０００３】ＤＲＡＭアーキテクチャは何年にもわたっ
て、より大きいメモリ容量を必要とするシステム要件に
よって推進され、発展してきた。しかしながら、ランダ
ム・アクセス時間（ｔＲＡＣ）およびランダム・アクセ
ス・サイクル時間（ｔＲＣ）を特徴とするＤＲＡＭ速度
は、同様な態様では改善されなかった。ＣＰＵのクロッ
ク速度が時間をかけて一貫して向上してきたため、これ
はＤＲＡＭと、特にＣＰＵの間に大きな速度ギャップを
生じる。この問題を解決するために、ハイエンドのワー
クステーションだけでなく、マルチメディア・コンピュ
ータにおいても、キャッシュが現在一般的に使用されて
いる。しかしながら、キャッシュは高速で高価なＳＲＡ
Ｍを必要とし、システム・コストを引き上げる。さら
に、この高価で複雑なキャッシュを使用しても、システ
ム・パフォーマンス、特に高密度メモリでのパフォーマ
ンスは、キャッシュ・ミスの可能性が高くなることか
ら、大幅に改善することができない。したがって、ＤＲ
ＡＭの速度（すなわち、ｔＲＡＣおよびｔＲＣ）がＳＲ
ＡＭのものに近づいた場合に、キャッシュ・オーバヘッ
ドを少なくし、好ましくは終局的に排除することが重要
となる。
て、より大きいメモリ容量を必要とするシステム要件に
よって推進され、発展してきた。しかしながら、ランダ
ム・アクセス時間（ｔＲＡＣ）およびランダム・アクセ
ス・サイクル時間（ｔＲＣ）を特徴とするＤＲＡＭ速度
は、同様な態様では改善されなかった。ＣＰＵのクロッ
ク速度が時間をかけて一貫して向上してきたため、これ
はＤＲＡＭと、特にＣＰＵの間に大きな速度ギャップを
生じる。この問題を解決するために、ハイエンドのワー
クステーションだけでなく、マルチメディア・コンピュ
ータにおいても、キャッシュが現在一般的に使用されて
いる。しかしながら、キャッシュは高速で高価なＳＲＡ
Ｍを必要とし、システム・コストを引き上げる。さら
に、この高価で複雑なキャッシュを使用しても、システ
ム・パフォーマンス、特に高密度メモリでのパフォーマ
ンスは、キャッシュ・ミスの可能性が高くなることか
ら、大幅に改善することができない。したがって、ＤＲ
ＡＭの速度（すなわち、ｔＲＡＣおよびｔＲＣ）がＳＲ
ＡＭのものに近づいた場合に、キャッシュ・オーバヘッ
ドを少なくし、好ましくは終局的に排除することが重要
となる。
【０００４】ＤＲＡＭのｔＲＡＣおよびｔＲＣは基本的
に、ＳＲＡＭよりも低速である。これはＤＲＡＭセルに
記憶されるデータの量がＳＲＡＭに記憶されるものに比
較して、少ないためである。したがって、ＤＲＡＭの特
徴である小さい信号を増幅する必要があり、これはｔＲ
ＡＣを遅くすることとなる。さらに、ＤＲＡＭに読み込
まれたデータは破壊されるので、次の読取りまたは書込
み操作を開始するためには復元しなければならず、これ
によりｔＲＣが遅くなる。
に、ＳＲＡＭよりも低速である。これはＤＲＡＭセルに
記憶されるデータの量がＳＲＡＭに記憶されるものに比
較して、少ないためである。したがって、ＤＲＡＭの特
徴である小さい信号を増幅する必要があり、これはｔＲ
ＡＣを遅くすることとなる。さらに、ＤＲＡＭに読み込
まれたデータは破壊されるので、次の読取りまたは書込
み操作を開始するためには復元しなければならず、これ
によりｔＲＣが遅くなる。
【０００５】いくつかの独立して制御可能なアレイをチ
ップ内に収めているマルチバンクＤＲＡＭは、パイプラ
イン手法を使用して次の動作を開始できるようにする。
この方法はｔＲＣを増強するのに理想的なものである。
たとえば、チップに２つのバンクを設けることによっ
て、ｔＲＣを半分にすることができる。２つの連続した
ランダム・アクセス動作のｔＲＡＣは前の動作に対して
透過性であるが、これは次の動作が前の動作が完了する
前に始まるからである。チップにマルチバンクを導入す
るという概念が、現在および将来のシステムにとってこ
のように重要なのは、これらを考慮するからである。こ
のようなアーキテクチャは、ＳＤＲＡＭ、ＲＤＲＡＭお
よびＭＤＲＡＭなどのいくつかのマルチバンクＤＲＡＭ
にすでに使用されている。しかしながら、単一のチップ
にマルチバンクを設計することは、単一バンクＤＲＡＭ
には見られない階層カラム選択ライン（ＣＳＬ）にこの
概念を実施する場合、特別な処理を必要とする。
ップ内に収めているマルチバンクＤＲＡＭは、パイプラ
イン手法を使用して次の動作を開始できるようにする。
この方法はｔＲＣを増強するのに理想的なものである。
たとえば、チップに２つのバンクを設けることによっ
て、ｔＲＣを半分にすることができる。２つの連続した
ランダム・アクセス動作のｔＲＡＣは前の動作に対して
透過性であるが、これは次の動作が前の動作が完了する
前に始まるからである。チップにマルチバンクを導入す
るという概念が、現在および将来のシステムにとってこ
のように重要なのは、これらを考慮するからである。こ
のようなアーキテクチャは、ＳＤＲＡＭ、ＲＤＲＡＭお
よびＭＤＲＡＭなどのいくつかのマルチバンクＤＲＡＭ
にすでに使用されている。しかしながら、単一のチップ
にマルチバンクを設計することは、単一バンクＤＲＡＭ
には見られない階層カラム選択ライン（ＣＳＬ）にこの
概念を実施する場合、特別な処理を必要とする。
【０００６】たとえば、図１を参照すると、小さいシリ
コン面積のオーバヘッドで、広いＩ／Ｏ編成を可能とす
る、２５６Ｍｂ ＤＲＡＭのマスタＤＱ（ＭＤＱ）アー
キテクチャが示されている。このアーキテクチャの詳細
は、ＩＥＥＥ Ｊｏｕｒｎａｌ ｆｏｒ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、Ｖｏｌ．３１、Ｎｏ．
４、ｐｐ．５６７−５７４で発表されたＹ．Ｗａｔａｎ
ａｂｅ他の「Ａ ２８６ｍｍ2 ２５６ Ｍｂ ＤＲＡＭ
ｗｉｔｈ ｘ３２ ｂｏｔｈ−ｅｎｄｓ ＤＱ」とい
う論文に記載されている。ＤＲＡＭは「シングル・バン
ク」アーキテクチャとして構成されている（バンクは独
立して制御できるアレイとして定義される。具体的にい
うと、異なるバンクにおける次のワードラインを活動化
する必要がある次の「ランダム・アクセス・モード」を、
以前の「ランダム・アクセス・モード」が完了する前
に、開始することができることである）。
コン面積のオーバヘッドで、広いＩ／Ｏ編成を可能とす
る、２５６Ｍｂ ＤＲＡＭのマスタＤＱ（ＭＤＱ）アー
キテクチャが示されている。このアーキテクチャの詳細
は、ＩＥＥＥ Ｊｏｕｒｎａｌ ｆｏｒ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、Ｖｏｌ．３１、Ｎｏ．
４、ｐｐ．５６７−５７４で発表されたＹ．Ｗａｔａｎ
ａｂｅ他の「Ａ ２８６ｍｍ2 ２５６ Ｍｂ ＤＲＡＭ
ｗｉｔｈ ｘ３２ ｂｏｔｈ−ｅｎｄｓ ＤＱ」とい
う論文に記載されている。ＤＲＡＭは「シングル・バン
ク」アーキテクチャとして構成されている（バンクは独
立して制御できるアレイとして定義される。具体的にい
うと、異なるバンクにおける次のワードラインを活動化
する必要がある次の「ランダム・アクセス・モード」を、
以前の「ランダム・アクセス・モード」が完了する前
に、開始することができることである）。
【０００７】図１に示すチップ１０は１６の１６Ｍｂユ
ニット１００を含んでおり、各々は１６の１Ｍｂブロッ
ク１０１からなっている。各１Ｍｂブロック１０１は水
平方向に広がっている５１２本のワードライン（ＷＬ）
１０３と、垂直方法に広がっている２０４８対のビット
ライン対（ＢＬ）１０４を含んでいる。単純化するため
に、ロウ・デコーダ（ＲＤＥＣ）１０８が各１６Ｍｂユ
ニット１００の左側に配置されている。カラム・デコー
ダ（ＣＤＥＣ）１０９と第２のセンス増幅器（ＳＳＡ）
１１０が各１６Ｍｂユニット１００の底部に配置されて
いる。カラム方向については、１６Ｍｂユニット１００
は１６の１Ｍｂセグメント１０２からなっている。３２
本のカラム選択ラインＣＳＬ１０７と、ローカルＤＱ
（ＬＤＱ）１０５および４個のマスタＤＱ（ＭＤＱ）１
０６を有する４本の階層データ・ラインが、各１Ｍｂセ
グメント１０２上に配置されている。１Ｍｂブロック１
０１と１Ｍｂセグメント１０２の交点は６４Ｋｂアレイ
１０８を含んでいる。要約すると、１ＭＢブロック１０
１は１６個の６４Ｋｂアレイ１０８を含んでおり、１Ｍ
ｂセグメントは１６個の６４Ｋｂアレイ１０８からなっ
ている。
ニット１００を含んでおり、各々は１６の１Ｍｂブロッ
ク１０１からなっている。各１Ｍｂブロック１０１は水
平方向に広がっている５１２本のワードライン（ＷＬ）
１０３と、垂直方法に広がっている２０４８対のビット
ライン対（ＢＬ）１０４を含んでいる。単純化するため
に、ロウ・デコーダ（ＲＤＥＣ）１０８が各１６Ｍｂユ
ニット１００の左側に配置されている。カラム・デコー
ダ（ＣＤＥＣ）１０９と第２のセンス増幅器（ＳＳＡ）
１１０が各１６Ｍｂユニット１００の底部に配置されて
いる。カラム方向については、１６Ｍｂユニット１００
は１６の１Ｍｂセグメント１０２からなっている。３２
本のカラム選択ラインＣＳＬ１０７と、ローカルＤＱ
（ＬＤＱ）１０５および４個のマスタＤＱ（ＭＤＱ）１
０６を有する４本の階層データ・ラインが、各１Ｍｂセ
グメント１０２上に配置されている。１Ｍｂブロック１
０１と１Ｍｂセグメント１０２の交点は６４Ｋｂアレイ
１０８を含んでいる。要約すると、１ＭＢブロック１０
１は１６個の６４Ｋｂアレイ１０８を含んでおり、１Ｍ
ｂセグメントは１６個の６４Ｋｂアレイ１０８からなっ
ている。
【０００８】明確にし、単純とするために、本明細書の
以下の説明では、１６個の１Ｍｂブロック１０１のうち
１つだけが所与の時点で活動状態であり、そのデータが
ＬＤＱおよびＭＤＱによって対応する１Ｍｂセグメント
１０２へ転送されるものと想定する。
以下の説明では、１６個の１Ｍｂブロック１０１のうち
１つだけが所与の時点で活動状態であり、そのデータが
ＬＤＱおよびＭＤＱによって対応する１Ｍｂセグメント
１０２へ転送されるものと想定する。
【０００９】図２は図１に示した１ＭＢセグメント１０
２の詳細図であり、１６個のうち２個の６４Ｋｂアレイ
２００Ａおよび２００Ｂが示されている。２００Ａおよ
び２００Ｂはそれぞれ、ブロック１０１Ａとセグメント
１０２の間の交差領域であり、ブロック１０１Ｂとセグ
メント１０２の間の交差領域である（図１）。６４Ｋｂ
アレイは５１２本のＷＬ２０２と１２８対のＢＬ対２０
３からなっている。上述したように、３２のＣＳＬ２１
３，４つのＬＤＱ対２１１および４つのＭＤＱ対２１２
が１Ｍｂセグメント上に配置されている。（単純とする
ため、図２はこの構成を構成しているフィーチャＢＬ、
ＬＤＱおよびＭＤＱの各々４つのうち１つだけを含んで
いるように示されている。）３２のＣＳＬ２１３のうち
１つが活動化された場合、１２８のＢＬ対２０３のうち
４つが対応する４つのＬＤＱ対２１１および４つのＭＤ
Ｑ対２１２に結合される。シングル・バンクＤＲＡＭの
詳細な動作およびマルチバンクＤＲＡＭに関連した問題
を次に説明する。
２の詳細図であり、１６個のうち２個の６４Ｋｂアレイ
２００Ａおよび２００Ｂが示されている。２００Ａおよ
び２００Ｂはそれぞれ、ブロック１０１Ａとセグメント
１０２の間の交差領域であり、ブロック１０１Ｂとセグ
メント１０２の間の交差領域である（図１）。６４Ｋｂ
アレイは５１２本のＷＬ２０２と１２８対のＢＬ対２０
３からなっている。上述したように、３２のＣＳＬ２１
３，４つのＬＤＱ対２１１および４つのＭＤＱ対２１２
が１Ｍｂセグメント上に配置されている。（単純とする
ため、図２はこの構成を構成しているフィーチャＢＬ、
ＬＤＱおよびＭＤＱの各々４つのうち１つだけを含んで
いるように示されている。）３２のＣＳＬ２１３のうち
１つが活動化された場合、１２８のＢＬ対２０３のうち
４つが対応する４つのＬＤＱ対２１１および４つのＭＤ
Ｑ対２１２に結合される。シングル・バンクＤＲＡＭの
詳細な動作およびマルチバンクＤＲＡＭに関連した問題
を次に説明する。
【００１０】スタンバイ・モードになっている場合（す
なわち、ＷＬ２０２もＣＳＬ２１３も活動しておらず、
メモリに対してデータの書込みまたは読取りが行われて
いない場合）、すべてのＢＬ２０３およびＬＤＱ２１１
は電源Ｖｄｄの半分の値にプリチャージされている。Ｍ
ＤＱ２１２はＶｄｄレベルへプリチャージされる。１Ｍ
ｂブロックＡを選択した場合、ＢＬイコライザ２０７お
よびＭＤＱイコライザ２０８がまず使用不能とされる。
ＭＤＱライン２１２はＭＤＱトランジスタ２０６を介し
てＬＤＱ２１１へ結合される。これにより、ＬＤＱ２１
１をＶｄｄの値へプリチャージすることが可能となる。
ＷＬ２０２はこのとき高レベルとなり、セル２０１から
データを読み出す。センス増幅器（ＳＡ）２０４が活動
化されるのは、信号がＢＬ２０３上で十分に（通常は９
０％）展開されてからだけである。ＣＳＬ２１３は高レ
ベルとなって、読取りモード（書込みモードと逆の）
で、選択したＢＬ対２０３からそれぞれの対ＬＤＱ２１
１およびＭＤＱ２１２へデータを転送する。ＢＬおよび
ＬＤＱイコライザが「ｏｎ」であり、ＭＤＱイコライザ
２０６が「ｏｆｆ」のままであるから、選択されなかっ
た１ＭＢブロックＢのＢＬおよびＬＤＱはＶｄｄの半分
のプリチャージ・レベルに維持される。この編成はＣＳ
Ｌ２１３を１ＭＢブロックＡとＢの間で共用することを
可能とし、必要なものは各１６Ｍｂユニットに１つ、好
ましくは各１６Ｍｂユニットの底部に配置されたカラム
・デコーダだけである。
なわち、ＷＬ２０２もＣＳＬ２１３も活動しておらず、
メモリに対してデータの書込みまたは読取りが行われて
いない場合）、すべてのＢＬ２０３およびＬＤＱ２１１
は電源Ｖｄｄの半分の値にプリチャージされている。Ｍ
ＤＱ２１２はＶｄｄレベルへプリチャージされる。１Ｍ
ｂブロックＡを選択した場合、ＢＬイコライザ２０７お
よびＭＤＱイコライザ２０８がまず使用不能とされる。
ＭＤＱライン２１２はＭＤＱトランジスタ２０６を介し
てＬＤＱ２１１へ結合される。これにより、ＬＤＱ２１
１をＶｄｄの値へプリチャージすることが可能となる。
ＷＬ２０２はこのとき高レベルとなり、セル２０１から
データを読み出す。センス増幅器（ＳＡ）２０４が活動
化されるのは、信号がＢＬ２０３上で十分に（通常は９
０％）展開されてからだけである。ＣＳＬ２１３は高レ
ベルとなって、読取りモード（書込みモードと逆の）
で、選択したＢＬ対２０３からそれぞれの対ＬＤＱ２１
１およびＭＤＱ２１２へデータを転送する。ＢＬおよび
ＬＤＱイコライザが「ｏｎ」であり、ＭＤＱイコライザ
２０６が「ｏｆｆ」のままであるから、選択されなかっ
た１ＭＢブロックＢのＢＬおよびＬＤＱはＶｄｄの半分
のプリチャージ・レベルに維持される。この編成はＣＳ
Ｌ２１３を１ＭＢブロックＡとＢの間で共用することを
可能とし、必要なものは各１６Ｍｂユニットに１つ、好
ましくは各１６Ｍｂユニットの底部に配置されたカラム
・デコーダだけである。
【００１１】ＡおよびＢの１Ｍｂバンクが２つの別々の
エンティティとして動作した場合、ＭＤＱアーキテクチ
ャには根本的な問題がある。たとえば、１Ｍｂブロック
Ａが「信号展開モード」である場合（すなわち、データ
をメモリ・セルから読み取り、ビットラインへ転送する
場合）、１ＭｂブロックＢは「カラム・アクセス・モー
ド」になる（すなわち、データをセルから読み取り、ま
たは書き込むのにかかる時間）。ＣＳＬがバンクＡおよ
びＢの間で共用されているため、アレイ２００Ａ内の、
信号展開フェーズになっているカラム・スイッチ・トラ
ンジスタ２０５も活動化され、アレイ２００Ａのセル２
０１内のデータを破壊する。信号展開モード中、カラム
・スイッチ・トランジスタ２０５はｏｆｆ状態となり、
データを破壊しないようにしなければならない。信号展
開フェーズが始まる正確なタイミングおよびカラム・ト
ランジスタ・フェーズが開くタイミングは、これらがシ
ステム設計者もしくは顧客の制約事項によって外部で管
理されるものであるため、内部で予測することはできな
い。この問題を克服するため、最近のアーキテクチャで
具体化されており、以下で説明する３つのソリューショ
ンが発展してきた。
エンティティとして動作した場合、ＭＤＱアーキテクチ
ャには根本的な問題がある。たとえば、１Ｍｂブロック
Ａが「信号展開モード」である場合（すなわち、データ
をメモリ・セルから読み取り、ビットラインへ転送する
場合）、１ＭｂブロックＢは「カラム・アクセス・モー
ド」になる（すなわち、データをセルから読み取り、ま
たは書き込むのにかかる時間）。ＣＳＬがバンクＡおよ
びＢの間で共用されているため、アレイ２００Ａ内の、
信号展開フェーズになっているカラム・スイッチ・トラ
ンジスタ２０５も活動化され、アレイ２００Ａのセル２
０１内のデータを破壊する。信号展開モード中、カラム
・スイッチ・トランジスタ２０５はｏｆｆ状態となり、
データを破壊しないようにしなければならない。信号展
開フェーズが始まる正確なタイミングおよびカラム・ト
ランジスタ・フェーズが開くタイミングは、これらがシ
ステム設計者もしくは顧客の制約事項によって外部で管
理されるものであるため、内部で予測することはできな
い。この問題を克服するため、最近のアーキテクチャで
具体化されており、以下で説明する３つのソリューショ
ンが発展してきた。
【００１２】Ｔ．Ｓａｅｋｉ他による「Ａ ２．５ ｎ
ｓ Ｃｌｏｃｋ Ａｃｃｅｓｓ，２５０ ＭＨｚ，２５
６ Ｍｂ ＳＤＲＡＭ ｗｉｔｈ Ｓｙｎｃｈｒｏｎｏ
ｕｓＭｉｒｒｏｒ Ｄｅｌａｙ」という題名のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、Ｖｏｌ．３１、Ｎｏ．１１，ｐｐ．１６
５６−１６６８に発表された第１のソリューション（図
示せず）においては、各々がそれ自体の独立したカラム
・デコーダによって制御される４つのユニットを有する
４つのバンクが構成される。ＣＳＬが各種のバンクの間
で共用されないため、上述の問題は迂回される。しかし
ながら、チップに構成されるバンクの数は存在している
ユニットの数によって制限され、このユニットの数は、
１Ｇｂ ＤＲＡＭデザインに必要とされる１６以上のバ
ンクの構成には適切なものではない。
ｓ Ｃｌｏｃｋ Ａｃｃｅｓｓ，２５０ ＭＨｚ，２５
６ Ｍｂ ＳＤＲＡＭ ｗｉｔｈ Ｓｙｎｃｈｒｏｎｏ
ｕｓＭｉｒｒｏｒ Ｄｅｌａｙ」という題名のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、Ｖｏｌ．３１、Ｎｏ．１１，ｐｐ．１６
５６−１６６８に発表された第１のソリューション（図
示せず）においては、各々がそれ自体の独立したカラム
・デコーダによって制御される４つのユニットを有する
４つのバンクが構成される。ＣＳＬが各種のバンクの間
で共用されないため、上述の問題は迂回される。しかし
ながら、チップに構成されるバンクの数は存在している
ユニットの数によって制限され、このユニットの数は、
１Ｇｂ ＤＲＡＭデザインに必要とされる１６以上のバ
ンクの構成には適切なものではない。
【００１３】図３に示す第２のソリューションでは、そ
れぞれがバンクＡおよびＢを制御する２つのカラム・デ
コーダ３００Ａおよび３００Ｂが示されている。具体的
にいうと、対応するバンクのＣＳＬがフル・カラム・デ
コーダ３００Ａおよび３００Ｂによって独立して制御さ
れる。しかしながら、フル・カラム・デコーダの数が重
複することにより、付加的なチップ資産の負担がかなり
のものとなり、たとえば、２つのバンクＡおよびＢに対
してほぼ１５０μｍ（各追加バンクに対して１５０μ
ｍ）だけ、１６Ｍｂユニットの高さを高くしなければな
らないなど、設計者に負担がかかる。
れぞれがバンクＡおよびＢを制御する２つのカラム・デ
コーダ３００Ａおよび３００Ｂが示されている。具体的
にいうと、対応するバンクのＣＳＬがフル・カラム・デ
コーダ３００Ａおよび３００Ｂによって独立して制御さ
れる。しかしながら、フル・カラム・デコーダの数が重
複することにより、付加的なチップ資産の負担がかなり
のものとなり、たとえば、２つのバンクＡおよびＢに対
してほぼ１５０μｍ（各追加バンクに対して１５０μ
ｍ）だけ、１６Ｍｂユニットの高さを高くしなければな
らないなど、設計者に負担がかかる。
【００１４】ＭＤＱアーキテクチャに関する上述の問題
に対する、一般に「組合せバンク・アーキテクチャ（Ｍ
ＢＡ）」といわれる第３のソリューションが図４に示さ
れている。バンクＡおよびＢの各々に対してフル・カラ
ム・デコーダ４１０を使用するのではなく、部分的なロ
ーカル・カラム・デコーダ４００Ａおよび４００Ｂが付
け加えられている。部分的なローカル・カラム・デコー
ダ４００Ａはグローバル・カラム・デコーダ４１０によ
って駆動される。部分的なカラム・デコーダ（４００Ａ
および４００Ｂ）がフル・カラム・デコーダよりも小さ
いため、面積の負担がかなり少なくなる。しかしなが
ら、この手法はグローバルＣＳＬ４０１およびローカル
ＣＳＬ４０２に対して余分な相互接続ワイヤを必要とし
（すなわち、２倍の）、これを利用可能な限定された空
間に適合させるのは困難である。このアーキテクチャの
詳細は、Ｊｅｉ−Ｈｗａｎ Ｙｏｏ他による「Ａ ３２
−Ｂａｎｋ １Ｇｂ Ｓｅｌｆ−Ｓｔｒｏｂｉｎｇ Ｓ
ｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ ｗｉｔｈ １ＧＢｙ
ｔｅ／ｓ Ｂａｎｄｗｉｄｔｈ」という題名のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ、Ｖｏｌ．３１、Ｎｏ．１１、ｐｐ．１
６３５−１６４４に発表された論文に記載されている。
に対する、一般に「組合せバンク・アーキテクチャ（Ｍ
ＢＡ）」といわれる第３のソリューションが図４に示さ
れている。バンクＡおよびＢの各々に対してフル・カラ
ム・デコーダ４１０を使用するのではなく、部分的なロ
ーカル・カラム・デコーダ４００Ａおよび４００Ｂが付
け加えられている。部分的なローカル・カラム・デコー
ダ４００Ａはグローバル・カラム・デコーダ４１０によ
って駆動される。部分的なカラム・デコーダ（４００Ａ
および４００Ｂ）がフル・カラム・デコーダよりも小さ
いため、面積の負担がかなり少なくなる。しかしなが
ら、この手法はグローバルＣＳＬ４０１およびローカル
ＣＳＬ４０２に対して余分な相互接続ワイヤを必要とし
（すなわち、２倍の）、これを利用可能な限定された空
間に適合させるのは困難である。このアーキテクチャの
詳細は、Ｊｅｉ−Ｈｗａｎ Ｙｏｏ他による「Ａ ３２
−Ｂａｎｋ １Ｇｂ Ｓｅｌｆ−Ｓｔｒｏｂｉｎｇ Ｓ
ｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ ｗｉｔｈ １ＧＢｙ
ｔｅ／ｓ Ｂａｎｄｗｉｄｔｈ」という題名のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ、Ｖｏｌ．３１、Ｎｏ．１１、ｐｐ．１
６３５−１６４４に発表された論文に記載されている。
【００１５】
【発明が解決しようとする課題】したがって、本発明の
目的は、ＤＲＡＭを形成するユニット内に、回路が最小
限の量の少なくとも２つのバンクを有するＤＲＡＭを構
築することである。
目的は、ＤＲＡＭを形成するユニット内に、回路が最小
限の量の少なくとも２つのバンクを有するＤＲＡＭを構
築することである。
【００１６】本発明の他の目的は、ＤＲＡＭを形成する
各ユニット内に複数のバンクを構成することによってＤ
ＲＡＭを設計することである。
各ユニット内に複数のバンクを構成することによってＤ
ＲＡＭを設計することである。
【００１７】本発明の他の目的は、少なくとも２つのバ
ンクを有するＤＲＡＭがマスタＤＱアーキテクチャを利
用するようにするとともに、このような設計を達成する
回路の量を最小限とするようにすることである。
ンクを有するＤＲＡＭがマスタＤＱアーキテクチャを利
用するようにするとともに、このような設計を達成する
回路の量を最小限とするようにすることである。
【００１８】本発明のさらに他の目的は、マスタＤＱア
ーキテクチャを有するマルチバンクＤＲＡＭがセルに記
憶されたデータを破壊することから保護することであ
る。
ーキテクチャを有するマルチバンクＤＲＡＭがセルに記
憶されたデータを破壊することから保護することであ
る。
【００１９】本発明のさらにまた他の目的は、マルチバ
ンクＤＲＡＭに少なくとも１つのグローバルＣＳＬライ
ンおよび複数のバンクＣＳＬを設けることである。
ンクＤＲＡＭに少なくとも１つのグローバルＣＳＬライ
ンおよび複数のバンクＣＳＬを設けることである。
【００２０】本発明のさらに特定の目的は、マルチバン
クＤＲＡＭにＣＳＬアーキテクチャを設け、バンクＣＳ
Ｌラインがバンクのいくつかによって共用されるが、他
のものによっては共用されず、グローバルＣＳＬがすべ
てのバンクによって共用されるようにすることである。
クＤＲＡＭにＣＳＬアーキテクチャを設け、バンクＣＳ
Ｌラインがバンクのいくつかによって共用されるが、他
のものによっては共用されず、グローバルＣＳＬがすべ
てのバンクによって共用されるようにすることである。
【００２１】本発明のさらにまた他の目的は、相互接続
ワイヤの数が最小限のマルチバンクＣＳＬ指向ＭＤＱア
ーキテクチャＤＲＡＭの設計を得ることである。
ワイヤの数が最小限のマルチバンクＣＳＬ指向ＭＤＱア
ーキテクチャＤＲＡＭの設計を得ることである。
【００２２】本発明のさらにまた他の目的は、マルチバ
ンクＤＲＡＭに、グローバル・カラム・デコーダによ
り、またバンク・カラム・デコーダによって制御される
ＣＳＬアーキテクチャを設けることである。
ンクＤＲＡＭに、グローバル・カラム・デコーダによ
り、またバンク・カラム・デコーダによって制御される
ＣＳＬアーキテクチャを設けることである。
【００２３】本発明のさらにまた他の目的は、マルチバ
ンクＤＲＡＭをシングル・カラム・デコーダ・ブロック
によって制御することである。
ンクＤＲＡＭをシングル・カラム・デコーダ・ブロック
によって制御することである。
【００２４】
【課題を解決するための手段】少なくとも１つのグロー
バルＣＳＬラインおよび複数のバンクＣＳＬを有するマ
ルチバンクＤＲＡＭアーキテクチャを設けることによ
り、従来の技術の欠点が解決され、付加的な利点が実現
される。ＤＲＡＭには、バンクＣＳＬラインがいくつか
のバンクによって共用されるが、他のものによっては共
用されず、グローバルＣＳＬがすべてのバンクによって
共用されるＣＳＬアーキテクチャが設けられる。ＤＲＡ
ＭのＣＳＬアーキテクチャはグローバル・カラム・デコ
ーダにより、またバンク・カラム・デコーダによって制
御される。
バルＣＳＬラインおよび複数のバンクＣＳＬを有するマ
ルチバンクＤＲＡＭアーキテクチャを設けることによ
り、従来の技術の欠点が解決され、付加的な利点が実現
される。ＤＲＡＭには、バンクＣＳＬラインがいくつか
のバンクによって共用されるが、他のものによっては共
用されず、グローバルＣＳＬがすべてのバンクによって
共用されるＣＳＬアーキテクチャが設けられる。ＤＲＡ
ＭのＣＳＬアーキテクチャはグローバル・カラム・デコ
ーダにより、またバンク・カラム・デコーダによって制
御される。
【００２５】本発明の他の態様において、マルチバンク
ＣＳＬ指向ＭＤＱアーキテクチャＤＲＡＭの設計は、グ
ローバル・カラム・デコーダおよびローカル・カラム・
デコーダからなるシングル・カラム・デコーダ・ブロッ
クによって制御される。
ＣＳＬ指向ＭＤＱアーキテクチャＤＲＡＭの設計は、グ
ローバル・カラム・デコーダおよびローカル・カラム・
デコーダからなるシングル・カラム・デコーダ・ブロッ
クによって制御される。
【００２６】具体的には、本発明は、少なくとも２つの
バンクを含み、各前記バンクがロウおよびカラムに配列
されたメモリ・セルを含み、前記メモリ・セルがビット
・ライン対（ＢＬ５０３）を有するダイナミック・ラン
ダム・アクセス・メモリに関する。本発明のメモリは、
バンク・カラム選択ライン（ＢＣＳＬ５１３）によって
制御される第１のスイッチング手段と、グローバル・カ
ラム選択ライン（ＧＣＳＬ５１４）によって制御される
第２のスイッチング手段と、マスタ・データ・スイッチ
選択ライン（ＭＤＱＳＷ５１２）によって制御される第
３のスイッチング手段とを有し、前記第１のスイッチン
グ手段は、少なくとも１つのビット・ライン対（ＢＬ５
０３）を第１のデータ・ライン対（ＳＬＤＱ５０４）へ
結合し、前記第２のスイッチング手段は、前記第１のデ
ータ・ライン対（ＳＬＤＱ５０４）を第２のデータ・ラ
イン対（ＬＤＱ５０５）へ結合し、前記第３のスイッチ
ング手段は、前記第２のデータ・ライン対（ＬＤＱ５０
５）を第３のデータ・ライン対（ＭＤＱ５０６）へ結合
する。
バンクを含み、各前記バンクがロウおよびカラムに配列
されたメモリ・セルを含み、前記メモリ・セルがビット
・ライン対（ＢＬ５０３）を有するダイナミック・ラン
ダム・アクセス・メモリに関する。本発明のメモリは、
バンク・カラム選択ライン（ＢＣＳＬ５１３）によって
制御される第１のスイッチング手段と、グローバル・カ
ラム選択ライン（ＧＣＳＬ５１４）によって制御される
第２のスイッチング手段と、マスタ・データ・スイッチ
選択ライン（ＭＤＱＳＷ５１２）によって制御される第
３のスイッチング手段とを有し、前記第１のスイッチン
グ手段は、少なくとも１つのビット・ライン対（ＢＬ５
０３）を第１のデータ・ライン対（ＳＬＤＱ５０４）へ
結合し、前記第２のスイッチング手段は、前記第１のデ
ータ・ライン対（ＳＬＤＱ５０４）を第２のデータ・ラ
イン対（ＬＤＱ５０５）へ結合し、前記第３のスイッチ
ング手段は、前記第２のデータ・ライン対（ＬＤＱ５０
５）を第３のデータ・ライン対（ＭＤＱ５０６）へ結合
する。
【００２７】
【００２８】
【００２９】
【００３０】
【発明の実施の形態】当技術分野において、信号が発生
されている途中で、カラム・スイッチ・トランジスタが
開かれると、データがセル内で破壊されることが知られ
ている。これはＣＳＬがいくつかのバンクの間で共用さ
れている、マスタＤＱアーキテクチャを備えたマルチバ
ンクＤＲＡＭデザインの根本的な問題である。本発明は
グローバルＣＳＬ（ＧＣＳＬ）およびバンクＣＳＬ（Ｂ
ＣＳＬ）によってこの問題を解決し、ギガビット・スケ
ールのＤＲＡＭおよび組込み型ＤＲＡＭマクロに有望な
アーキテクチャを提供する。
されている途中で、カラム・スイッチ・トランジスタが
開かれると、データがセル内で破壊されることが知られ
ている。これはＣＳＬがいくつかのバンクの間で共用さ
れている、マスタＤＱアーキテクチャを備えたマルチバ
ンクＤＲＡＭデザインの根本的な問題である。本発明は
グローバルＣＳＬ（ＧＣＳＬ）およびバンクＣＳＬ（Ｂ
ＣＳＬ）によってこの問題を解決し、ギガビット・スケ
ールのＤＲＡＭおよび組込み型ＤＲＡＭマクロに有望な
アーキテクチャを提供する。
【００３１】図５を参照すると、本発明によるＣＳＬア
ーキテクチャが示されており、これはメモリが１６Ｍｂ
ユニット内に４つのバンクを有しており、単純化を目的
として、そのうちの２つだけが示されていることを示し
ている。１つのセグメント１０２に３２のＣＳＬを使用
する代わりに（図１に示したように）、８つのグローバ
ル・カラム選択ライン（ＧＣＳＬ）５１４および４つの
バンク・カラム選択ライン（ＢＣＳＬ）５１３の４群
（合計１６のＢＣＳＬ）が、各セグメントに割り当てら
れている。第１の対のＮＭＯＳ（あるいは、ＰＭＯＳ）
トランジスタ５０７が各ＢＬ対５０３をサブローカルＤ
Ｑ５０４（すなわち、ＳＬＤＱ５０４）へ結合し、第１
段のカラム・スイッチを形成している。第２の対のＮＭ
ＯＳトランジスタ５０８がＳＬＤＱ５０４をローカルＤ
Ｑ５０５（すなわち、ＬＤＱ５０５）に結合し、第２段
のカラム・スイッチを形成している。第１の対のＮＭＯ
Ｓトランジスタ５０７は対応する４組の４つのバンクＣ
ＳＬ５１３（すなわち、ＢＣＳＬ５１３、合計１６）に
よって制御される。マスタＤＱスイッチ選択ライン（Ｍ
ＤＱＳＷ５１２）によって制御される第３の対のＮＭＯ
Ｓトランジスタ５０９は、ＬＤＱ５０５をマスタＤＱ５
０６（すなわち、ＭＤＱ５０６）に結合して、ＭＤＱス
イッチを形成している。ＢＣＳＬ５１３は同一のバンク
内では共用されるが、他のバンクとは共用されない。同
様に、第２の対のＮＭＯＳトランジスタ５０８は対応す
る８ＧＣＳＬ５１４のうちの１つによって制御される。
ＧＣＳＬはすべてのバンクによって共用される。所与の
バンクにおいて、ＢＣＳＬ５１３を個別に制御して、Ｇ
ＣＳＬが異なるバンクのカラム操作に使用可能とされて
いても、カラム・スイッチを使用不能とすることができ
る。ＧＣＳＬおよびＢＣＳＬの総数は次式に等しい。８
ＧＣＳＬ ＋ １６ ＢＣＳＬ／セグメントこれは従
来のＭＤＱアーキテクチャが必要とするもの（すなわ
ち、３２ＣＳＬ／セグメント）よりもかなり少ないもの
である。これにより、ＧＣＳＬ５１４およびＢＣＳＬ５
１３をアレイ上に、従来のＭＤＱアーキテクチャにおけ
るのと同じ態様でレイアウトできるとともに、ピッチを
２５％緩和することができる。
ーキテクチャが示されており、これはメモリが１６Ｍｂ
ユニット内に４つのバンクを有しており、単純化を目的
として、そのうちの２つだけが示されていることを示し
ている。１つのセグメント１０２に３２のＣＳＬを使用
する代わりに（図１に示したように）、８つのグローバ
ル・カラム選択ライン（ＧＣＳＬ）５１４および４つの
バンク・カラム選択ライン（ＢＣＳＬ）５１３の４群
（合計１６のＢＣＳＬ）が、各セグメントに割り当てら
れている。第１の対のＮＭＯＳ（あるいは、ＰＭＯＳ）
トランジスタ５０７が各ＢＬ対５０３をサブローカルＤ
Ｑ５０４（すなわち、ＳＬＤＱ５０４）へ結合し、第１
段のカラム・スイッチを形成している。第２の対のＮＭ
ＯＳトランジスタ５０８がＳＬＤＱ５０４をローカルＤ
Ｑ５０５（すなわち、ＬＤＱ５０５）に結合し、第２段
のカラム・スイッチを形成している。第１の対のＮＭＯ
Ｓトランジスタ５０７は対応する４組の４つのバンクＣ
ＳＬ５１３（すなわち、ＢＣＳＬ５１３、合計１６）に
よって制御される。マスタＤＱスイッチ選択ライン（Ｍ
ＤＱＳＷ５１２）によって制御される第３の対のＮＭＯ
Ｓトランジスタ５０９は、ＬＤＱ５０５をマスタＤＱ５
０６（すなわち、ＭＤＱ５０６）に結合して、ＭＤＱス
イッチを形成している。ＢＣＳＬ５１３は同一のバンク
内では共用されるが、他のバンクとは共用されない。同
様に、第２の対のＮＭＯＳトランジスタ５０８は対応す
る８ＧＣＳＬ５１４のうちの１つによって制御される。
ＧＣＳＬはすべてのバンクによって共用される。所与の
バンクにおいて、ＢＣＳＬ５１３を個別に制御して、Ｇ
ＣＳＬが異なるバンクのカラム操作に使用可能とされて
いても、カラム・スイッチを使用不能とすることができ
る。ＧＣＳＬおよびＢＣＳＬの総数は次式に等しい。８
ＧＣＳＬ ＋ １６ ＢＣＳＬ／セグメントこれは従
来のＭＤＱアーキテクチャが必要とするもの（すなわ
ち、３２ＣＳＬ／セグメント）よりもかなり少ないもの
である。これにより、ＧＣＳＬ５１４およびＢＣＳＬ５
１３をアレイ上に、従来のＭＤＱアーキテクチャにおけ
るのと同じ態様でレイアウトできるとともに、ピッチを
２５％緩和することができる。
【００３２】図５に示した構成の詳細な動作をここで検
討する。
討する。
【００３３】まず、バンクＡがスタンバイ・モードにな
っており、バンクＢがカラム・アクセス・モードになっ
ていると想定する。バンクＡはスタンバイ・モードにな
っていると、すべてのＢＬ５０３およびＬＤＱ５０５
（バンクＡの）はＶｄｄの半分の値にプリチャージされ
ている。バンクＡが使用可能とされると（すなわち、信
号展開モードになると）、ＢＬイコライザ５１０および
ＭＤＱイコライザ５１１がまず、従来の態様で使用不能
とされる。ＭＤＱトランジスタ５０９が開かれ、ＬＤＱ
がＭＤＱ電圧に追随するようにする。バンクＢがカラム
・アクセス・モードとなっている場合、ＭＤＱおよびＧ
ＣＳＬがバンクＢによって使用されていることに留意さ
れたい。ＷＬ５０２はこのとき高レベルとなり、セル５
０１からデータを読み出す。
っており、バンクＢがカラム・アクセス・モードになっ
ていると想定する。バンクＡはスタンバイ・モードにな
っていると、すべてのＢＬ５０３およびＬＤＱ５０５
（バンクＡの）はＶｄｄの半分の値にプリチャージされ
ている。バンクＡが使用可能とされると（すなわち、信
号展開モードになると）、ＢＬイコライザ５１０および
ＭＤＱイコライザ５１１がまず、従来の態様で使用不能
とされる。ＭＤＱトランジスタ５０９が開かれ、ＬＤＱ
がＭＤＱ電圧に追随するようにする。バンクＢがカラム
・アクセス・モードとなっている場合、ＭＤＱおよびＧ
ＣＳＬがバンクＢによって使用されていることに留意さ
れたい。ＷＬ５０２はこのとき高レベルとなり、セル５
０１からデータを読み出す。
【００３４】バンク信号展開モードの完了時に（すなわ
ち、セルからビットライン５０３へのデータが、転送さ
れた後）、センス増幅器（ＳＡ）５１５が活動化され
る。カラム・アクセス・モードがバンクＡに対して開始
されるまで、バンクＡのＢＣＳＬ５１３は低いままであ
り、これによって、バンクＢがカラム・アクセス・モー
ドとなっている間に、バンクＢに対してＧＣＳＬ５１４
が活動化されたとしても、データの破壊が回避される。
ち、セルからビットライン５０３へのデータが、転送さ
れた後）、センス増幅器（ＳＡ）５１５が活動化され
る。カラム・アクセス・モードがバンクＡに対して開始
されるまで、バンクＡのＢＣＳＬ５１３は低いままであ
り、これによって、バンクＢがカラム・アクセス・モー
ドとなっている間に、バンクＢに対してＧＣＳＬ５１４
が活動化されたとしても、データの破壊が回避される。
【００３５】カラム・アクセス・モードがバンクＡに対
して使用可能とされた場合、バンクＡに結合された４つ
のＢＣＳＬ５１３の１つが使用可能とされる。ＭＤＱ５
０６およびＧＣＳＬ５１４がここでバンクＡに対して使
用されていて、読取りモードにおいては、バンクＡ内の
増幅されたセル・データ５０１を、サブＬＤＱ（ＳＬＤ
Ｑ）５０４、ＬＤＱ５０５、およびＭＤＱ５０６を介し
て転送でき、書込みモードにおいては、この逆に転送で
きるようになることに留意されたい。バンクＡがカラム
・アクセス・モードになっている際には、バンクＢのＢ
ＣＳＬ５１３は低いままである。
して使用可能とされた場合、バンクＡに結合された４つ
のＢＣＳＬ５１３の１つが使用可能とされる。ＭＤＱ５
０６およびＧＣＳＬ５１４がここでバンクＡに対して使
用されていて、読取りモードにおいては、バンクＡ内の
増幅されたセル・データ５０１を、サブＬＤＱ（ＳＬＤ
Ｑ）５０４、ＬＤＱ５０５、およびＭＤＱ５０６を介し
て転送でき、書込みモードにおいては、この逆に転送で
きるようになることに留意されたい。バンクＡがカラム
・アクセス・モードになっている際には、バンクＢのＢ
ＣＳＬ５１３は低いままである。
【００３６】このアーキテクチャにより、ＧＣＳＬ５１
３を各種のバンクの間で共用することができるようにな
り、必要なカラム・デコーダ／１６Ｍｂユニットは１つ
だけとなる。ＧＣＳＬおよびＢＣＳＬを生成するカラム
・デコーダは、シリコン面積の負担を最小限とするため
に、ユニットの底部にレイアウトするのが好ましい。Ｌ
ＤＱに接続されるＮＭＯＳ５０８の数は従来のＭＤＱア
ーキテクチャのものの１／４であり、これによりＬＤＱ
キャパシタンスがかなり低くなる。実際には、ＳＬＤＱ
５０４のキャパシタンスは約１０ｆＦにすぎず、これは
１つのセンス増幅器（ＳＡ）によって簡単に駆動するこ
とができ、ＢＬおよびＳＬＤＱの間で共用される電荷に
よるデータ破壊の可能性をなくする。
３を各種のバンクの間で共用することができるようにな
り、必要なカラム・デコーダ／１６Ｍｂユニットは１つ
だけとなる。ＧＣＳＬおよびＢＣＳＬを生成するカラム
・デコーダは、シリコン面積の負担を最小限とするため
に、ユニットの底部にレイアウトするのが好ましい。Ｌ
ＤＱに接続されるＮＭＯＳ５０８の数は従来のＭＤＱア
ーキテクチャのものの１／４であり、これによりＬＤＱ
キャパシタンスがかなり低くなる。実際には、ＳＬＤＱ
５０４のキャパシタンスは約１０ｆＦにすぎず、これは
１つのセンス増幅器（ＳＡ）によって簡単に駆動するこ
とができ、ＢＬおよびＳＬＤＱの間で共用される電荷に
よるデータ破壊の可能性をなくする。
【００３７】任意選択で、ＬＤＱ５０５をＭＤＱ５０６
へ直接結合することによって、ＭＤＱスイッチ５０９を
省くことができるが、ＢＣＳＬ５１３を同じバンク内の
他の１Ｍｂブロック５００と共用しないことが条件とな
る。この場合、ＢＣＳＬ５１３は、好ましくはユニット
の底部に配置されたカラム・デコーダによって全部が制
御される対応する１Ｍｂブロック５００に対して完全に
独立して制御される。
へ直接結合することによって、ＭＤＱスイッチ５０９を
省くことができるが、ＢＣＳＬ５１３を同じバンク内の
他の１Ｍｂブロック５００と共用しないことが条件とな
る。この場合、ＢＣＳＬ５１３は、好ましくはユニット
の底部に配置されたカラム・デコーダによって全部が制
御される対応する１Ｍｂブロック５００に対して完全に
独立して制御される。
【００３８】本発明の第２の実施の形態を図６に示す。
ＢＣＳＬ４０２を図５に示すように垂直に割り振るので
はなく、ＢＣＳＬ６０２は水平に分散される。２系列の
ＮＭＯＳトランジスタ６００および６０１を使用して、
前の実施の形態で説明したものと類似した構成で、ＢＬ
６２０セルとＭＤＱ６３０の間のデータの読み書きを行
うが、ＳＬＤＱおよびＬＤＱを完全に省くこともでき
る。ＮＭＯＳ６０１は以前の場合とまったく同様に、グ
ローバルに共用されるＣＳＬ（ＧＣＳＬ）によって制御
される。
ＢＣＳＬ４０２を図５に示すように垂直に割り振るので
はなく、ＢＣＳＬ６０２は水平に分散される。２系列の
ＮＭＯＳトランジスタ６００および６０１を使用して、
前の実施の形態で説明したものと類似した構成で、ＢＬ
６２０セルとＭＤＱ６３０の間のデータの読み書きを行
うが、ＳＬＤＱおよびＬＤＱを完全に省くこともでき
る。ＮＭＯＳ６０１は以前の場合とまったく同様に、グ
ローバルに共用されるＣＳＬ（ＧＣＳＬ）によって制御
される。
【００３９】ＢＣＳＬの復号された信号はバンク・アド
レス６０６およびブロック選択信号６０５によって判断
される。ＢＣＳＬが活動化されるのは、ブロックおよび
バンクの両方が選択された場合だけである。信号展開フ
ェーズが完了し、ＭＭＯＳ６００が使用不能となるま
で、ブロック選択は使用可能とされない。これにより、
バンクＢはカラム・アクセス・モードのままとなり、バ
ンクＡは信号展開モードのままとなる。任意選択で、復
号された信号を、カラム・アドレス、バンク・アドレス
およびブロック選択を復号するバンク選択信号に使用す
ることができる。前の実施の形態に比較した場合のこの
実施の形態の短所は、ＢＣＳＬのキャパシタンス負荷が
かなり大きくなり、動作が遅くなることである。
レス６０６およびブロック選択信号６０５によって判断
される。ＢＣＳＬが活動化されるのは、ブロックおよび
バンクの両方が選択された場合だけである。信号展開フ
ェーズが完了し、ＭＭＯＳ６００が使用不能となるま
で、ブロック選択は使用可能とされない。これにより、
バンクＢはカラム・アクセス・モードのままとなり、バ
ンクＡは信号展開モードのままとなる。任意選択で、復
号された信号を、カラム・アドレス、バンク・アドレス
およびブロック選択を復号するバンク選択信号に使用す
ることができる。前の実施の形態に比較した場合のこの
実施の形態の短所は、ＢＣＳＬのキャパシタンス負荷が
かなり大きくなり、動作が遅くなることである。
【００４０】図７は本発明の第３の実施の形態を示す。
この実施の形態においては、ＧＣＳＬを設ける必要がな
い。各バンクにおいて、すべてのＢＣＳＬ７００は他の
バンクに配置されているＢＣＳＬとは無関係である。図
２に示す従来技術のアーキテクチャとは異なり、すべて
のカラム・デコーダはユニットの底部にレイアウトされ
るのが好ましい。ＮＭＯＳ７１０はバンク独立ＣＳＬに
よって制御され、バンクＡが信号展開モードになるとと
もに、バンクＢがカラム・アクセス・モードになること
を可能とする。しかしながら、この実施の形態はＢＣＳ
Ｌに独立して適合するために、かなりより多くの相互接
続ワイヤを必要とする。当分野の技術者には、追加の金
属を使用して、上部アレイのＢＣＳＬを迂回し、これに
よって所与のスペース内にレイアウトを収めることが可
能となることが認識されよう。
この実施の形態においては、ＧＣＳＬを設ける必要がな
い。各バンクにおいて、すべてのＢＣＳＬ７００は他の
バンクに配置されているＢＣＳＬとは無関係である。図
２に示す従来技術のアーキテクチャとは異なり、すべて
のカラム・デコーダはユニットの底部にレイアウトされ
るのが好ましい。ＮＭＯＳ７１０はバンク独立ＣＳＬに
よって制御され、バンクＡが信号展開モードになるとと
もに、バンクＢがカラム・アクセス・モードになること
を可能とする。しかしながら、この実施の形態はＢＣＳ
Ｌに独立して適合するために、かなりより多くの相互接
続ワイヤを必要とする。当分野の技術者には、追加の金
属を使用して、上部アレイのＢＣＳＬを迂回し、これに
よって所与のスペース内にレイアウトを収めることが可
能となることが認識されよう。
【００４１】
【００４２】
【図１】カラム方向に１６の１Ｍｂセグメントに分割さ
れ、対応するビットライン対を備えている１６の１６Ｍ
ｂユニットからなる、従来技術のシングル・バンク２５
６Ｍｂ ＤＲＡＭの略図である。
れ、対応するビットライン対を備えている１６の１６Ｍ
ｂユニットからなる、従来技術のシングル・バンク２５
６Ｍｂ ＤＲＡＭの略図である。
【図２】１６の６４Ｋｂアレイのうち、２つのブロック
ＡおよびＢを表す２つを示している、シングル・バンク
ＤＲＡＭ用の従来技術のＣＳＬアーキテクチャの詳細図
である。
ＡおよびＢを表す２つを示している、シングル・バンク
ＤＲＡＭ用の従来技術のＣＳＬアーキテクチャの詳細図
である。
【図３】それぞれがバンクＡおよびＢを制御する、マル
チバンクＤＲＡＭ用の２つの独立したフル・カラム・デ
コーダを有する従来技術のＣＳＬアーキテクチャを示す
図である。
チバンクＤＲＡＭ用の２つの独立したフル・カラム・デ
コーダを有する従来技術のＣＳＬアーキテクチャを示す
図である。
【図４】（ＭＢＡ）ＤＲＡＭチップ用の従来技術の組合
せバンク・アーキテクチャの略図である。
せバンク・アーキテクチャの略図である。
【図５】本発明の第１の実施の形態による、バンクＣＳ
Ｌが垂直に割り振られている、１６Ｍｂユニット内の４
つのバンクに適用できる階層ＣＳＬアーキテクチャの略
図である。
Ｌが垂直に割り振られている、１６Ｍｂユニット内の４
つのバンクに適用できる階層ＣＳＬアーキテクチャの略
図である。
【図６】本発明の第２の実施の形態による、バンクＣＳ
Ｌが水平に割り振られている、１６Ｍｂユニット内の４
つのバンクに適用できる階層ＣＳＬアーキテクチャの略
図である。
Ｌが水平に割り振られている、１６Ｍｂユニット内の４
つのバンクに適用できる階層ＣＳＬアーキテクチャの略
図である。
【図７】本発明の第３の実施の形態による、グローバル
ＣＳＬがまったく必要なく、各対応するバンク内のすべ
てのバンクＣＳＬが互いに独立して作用する、１６Ｍｂ
ユニット内の４つのバンクに適用できるＣＳＬアーキテ
クチャの略図である。
ＣＳＬがまったく必要なく、各対応するバンク内のすべ
てのバンクＣＳＬが互いに独立して作用する、１６Ｍｂ
ユニット内の４つのバンクに適用できるＣＳＬアーキテ
クチャの略図である。
１０ チップ １００ １６Ｍｂユニット １０１ １Ｍｂブロック １０１Ａ、１０１Ｂ ブロック １０２ セグメント １０３ ワードライン（ＷＬ） １０４ ビットライン対（ＢＬ） １０５ ローカルＤＱ（ＬＤＱ） １０６ マスタＤＱ（ＭＤＱ） １０７ カラム選択ラインＣＳＬ １０８ ロウ・デコーダ（ＲＤＥＣ） １０９ カラム・デコーダ（ＣＤＥＣ） １１０ センス増幅器（ＳＳＡ） ２００Ａ、２００Ｂ ６４Ｋｂアレイ ２０１ セル ２０２ ＷＬ ２０３ ＢＬ対 ２０４ センス増幅器（ＳＡ） ２０５ カラム・スイッチ・トランジスタ ２０６ ＭＤＱイコライザ ２０６ ＭＤＱトランジスタ ２０７ ＢＬイコライザ ２０８ ＭＤＱイコライザ ２１１ ＬＤＱ対 ２１２ ＭＤＱ対 ２１３ ＣＳＬ ３００Ａ、３００Ｂ カラム・デコーダ ４００Ａおよび４００Ｂ ローカル・カラム・デコーダ ４０１ グローバルＣＳＬ ４０２ ローカルＣＳＬ ４１０ グローバル・カラム・デコーダ ４１０ フル・カラム・デコーダ ５００ １Ｍｂブロック ５０１ セル・データ ５０３ ビットライン ５０４ サブローカルＤＱ ５０５ ローカルＤＱ ５０６ マスタＤＱ ５０７ ＮＭＯＳトランジスタ ５０８ ＮＭＯＳトランジスタ ５０９ ＮＭＯＳトランジスタ ５０９ ＭＤＱスイッチ ５１０ ＢＬイコライザ ５１１ ＭＤＱイコライザ ５１３ バンク・カラム選択ライン（ＢＣＳＬ） ５１４ グローバル・カラム選択ライン（ＧＣＳＬ） ５１５ センス増幅器（ＳＡ） ６００、６０１ ＮＭＯＳトランジスタ ６０２ ＢＣＳＬ ６０５ ブロック選択信号 ６０６ バンク・アドレス ６３０ ＭＤＱ ７００ ＢＣＳＬ ７１０ ＮＭＯＳ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−297966（ＪＰ，Ａ) 特開 平９−190695（ＪＰ，Ａ) 特開 平９−73776（ＪＰ，Ａ) 特開 平８−77771（ＪＰ，Ａ) 特開 平11−126477（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4097
Claims (1)
- 【請求項１】少なくとも２つのバンクを含み、各前記バ
ンクがロウおよびカラムに配列されたメモリ・セルを含
み、前記メモリ・セルがビット・ライン対（ＢＬ５０
３）を有するダイナミック・ランダム・アクセス・メモ
リにおいて、 バンク・カラム選択ライン（ＢＣＳＬ５１３）によって
制御される第１のスイッチング手段と、 グローバル・カラム選択ライン（ＧＣＳＬ５１４）によ
って制御される第２のスイッチング手段と、 マスタ・データ・スイッチ選択ライン（ＭＤＱＳＷ５１
２）によって制御される第３のスイッチング手段とを有
し、 前記第１のスイッチング手段は、少なくとも１つのビッ
ト・ライン対（ＢＬ５０３）を第１のデータ・ライン対
（ＳＬＤＱ５０４）へ結合し、 前記第２のスイッチング手段は、前記第１のデータ・ラ
イン対（ＳＬＤＱ５０４）を第２のデータ・ライン対
（ＬＤＱ５０５）へ結合し、 前記第３のスイッチング手段は、前記第２のデータ・ラ
イン対（ＬＤＱ５０５）を第３のデータ・ライン対（Ｍ
ＤＱ５０６）へ結合するダイナミック・ランダム・アク
セス・メモリ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/927,158 US5822268A (en) | 1997-09-11 | 1997-09-11 | Hierarchical column select line architecture for multi-bank DRAMs |
| US08/927160 | 1997-09-11 | ||
| US08/927158 | 1997-09-11 | ||
| US08/927,160 US5949732A (en) | 1997-09-11 | 1997-09-11 | Method of structuring a multi-bank DRAM into a hierarchical column select line architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126477A JPH11126477A (ja) | 1999-05-11 |
| JP3229267B2 true JP3229267B2 (ja) | 2001-11-19 |
Family
ID=27129937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23189198A Expired - Fee Related JP3229267B2 (ja) | 1997-09-11 | 1998-08-18 | マルチバンクｄｒａｍ用の階層カラム選択ライン・アーキテクチャ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0902434B1 (ja) |
| JP (1) | JP3229267B2 (ja) |
| KR (1) | KR100305937B1 (ja) |
| DE (1) | DE69823601T2 (ja) |
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|---|---|---|---|---|
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| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
| JP2002230968A (ja) | 2001-02-02 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6480424B1 (en) * | 2001-07-12 | 2002-11-12 | Broadcom Corporation | Compact analog-multiplexed global sense amplifier for RAMS |
| DE10339665B3 (de) * | 2003-08-28 | 2005-01-13 | Infineon Technologies Ag | Halbleiter-Speicherbauelement, mit Steuereinrichtung zum Aktivieren von Speicherzellen und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements |
| JP2006134469A (ja) | 2004-11-05 | 2006-05-25 | Elpida Memory Inc | 半導体記憶装置 |
| KR100855572B1 (ko) | 2007-04-04 | 2008-09-01 | 삼성전자주식회사 | 반도체 메모리 장치에서의 비트라인 센스앰프의레이아웃구조 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0814985B2 (ja) * | 1989-06-06 | 1996-02-14 | 富士通株式会社 | 半導体記憶装置 |
| JPH08221981A (ja) * | 1994-12-15 | 1996-08-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1998
- 1998-08-18 JP JP23189198A patent/JP3229267B2/ja not_active Expired - Fee Related
- 1998-08-24 DE DE69823601T patent/DE69823601T2/de not_active Expired - Fee Related
- 1998-08-24 EP EP98306761A patent/EP0902434B1/en not_active Expired - Lifetime
- 1998-09-10 KR KR1019980037300A patent/KR100305937B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0902434A2 (en) | 1999-03-17 |
| KR19990029677A (ko) | 1999-04-26 |
| EP0902434B1 (en) | 2004-05-06 |
| DE69823601T2 (de) | 2006-03-23 |
| KR100305937B1 (ko) | 2001-10-19 |
| EP0902434A3 (en) | 1999-12-08 |
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| JPH11126477A (ja) | 1999-05-11 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |