KR950014905B1 - 반도체기억장치 및 그 내부전압발생방법 - Google Patents

반도체기억장치 및 그 내부전압발생방법 Download PDF

Info

Publication number
KR950014905B1
KR950014905B1 KR1019920001630A KR920001630A KR950014905B1 KR 950014905 B1 KR950014905 B1 KR 950014905B1 KR 1019920001630 A KR1019920001630 A KR 1019920001630A KR 920001630 A KR920001630 A KR 920001630A KR 950014905 B1 KR950014905 B1 KR 950014905B1
Authority
KR
South Korea
Prior art keywords
signal
memory device
semiconductor memory
circuit
dram
Prior art date
Application number
KR1019920001630A
Other languages
English (en)
Other versions
KR920017102A (ko
Inventor
세이기 구마노야
마사미 다카사카
야스히로 고니시
아키라 야마사키
히사시 이와모도
고지 하야노
Original Assignee
미쓰비시덴키 가부시키가이샤
시키모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤, 시키모리야 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR920017102A publication Critical patent/KR920017102A/ko
Application granted granted Critical
Publication of KR950014905B1 publication Critical patent/KR950014905B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System (AREA)

Abstract

내용 없음.

Description

반도체기억장치 및 그 내부전압발생방법
제1도는 종래의 1M 비트 DRAM의 어레이구성표시도.
제2도는 캐쉬를 내장한 종래의 반도체기억장치의 어레이 배치표시도.
제3도는 종래의 1M 비트 DRAM의 구체적 배치의 한 예시도.
제4도는 종래의 캐쉬내장 반도체기억장치에서 4웨이세트 연관방식을 실현하기 위한 어레이 배치표시도.
제5도는 종래의 온칩의 기판바이어스 발생회로를 구비한 반도체기억장치의 전체 구성의 개략표시도.
제6도는 제5도에 표시한 기판바이어스 발생회로의 구체적 구성표시도.
제7도는 일반적인 종래의 DRAM 메모리셀의 구성표시도.
제8도는 종래의 승압워드선구동신호를 발생하기 위한 회로 구성표시도.
제9도는 종래의 승압워드선구동신호 발생회로의 구체적 구성의 한 예시도.
제10도는 제9도에 표시한 회로동작을 표시하는 신호파형도.
제11도는 이 발명의 한 실시예에 의한 반도체기억장치의 전체구성을 기능적으로 표시한 블럭도.
제12도는 이 발명의 한 실시예에 의한 캐쉬내장 반도체기억장치의 메모리어레이의 구성표시도.
제13도는 제12도의 반도체기억장치의 한 메모리블록에 관련된 부분의 상세구성도.
제14도는 제13도의 쌍방향 전송게이트의 한 예시도.
제15도는 제12도의 반도체기억장치에서 DRAM 어레이로부터 SRAM 어레이로의 데이터 전송동작을 표시한 신호파형도.
제16도는 제12도의 반도체기억장치에서 SRAM 어레이로부터 DRAM 어레이로의 데이터전송동작을 표시한 신호파형도.
제17도는 이 발명의 다른 발명에 의한 캐쉬내장 반도체기억장치의 전체구성도.
제18도는 제17도의 반도체기억장치내 전역 I/0 선과 지역 I/O 선의 배치표시도.
제19도는 DRAM 셀에 포함되는 메모리셀 트랜지스터부의 단면도.
제20도는 알루미늄으로 보강된 폴리실리콘 워드선과 워드선 션트 영역간의 관계표시도.
제21도는 이 발명에 의한 반도체기억장치내 전역 I/0 선, 열선택선 및 DRAM 워드선의 레이아우트를 표시하는 평면도.
제22도는 제17도의 SRAM 어레이의 한 블록의 구성표시도.
제23도는 제18도의 반도체기억장치를 내장하는 패키지의 핀배치의 한 예시도.
제24도는 이 발명에 의한 반도체기억장치에서 DRAM 어레이로의 어레이접근을 가능하게 하기 위한 내부데이터션과 DRAM 어레이간 접속의 한 예시도.
제25도는 이 발명에 의한 반도체기억장치에서 D/Q 분리모드 및 마스크 기록모드의 실현을 위한 데이터 입출력회로부 구성의 한 예시도.
제26도는 이 발명의 한 실시예에 의한 CDRAM의 데이블연산모드표시도.
제27도는 제11도에 표시한 지령레지스터와 지령레지스터 선택신호간의 대응관계표시도.
제28도는 선택된 지령레지스터와 이때에 설정되는 특수 모드간의 대응관계표시도.
제29도는 이 발명에 의한 반도체기억장치에 사용하여 캐쉬시스템을 직접 매핑방식으로 구성한 경우의 시스템구성을 표시하는 블록도.
제30도는 이 발명에 의한 반도체기억장치에 사용하여 4웨이세트 연관매핑방식으로 구성한 경우의 시스템구성을 표시하는 블록도.
제31도는 이 발명에 의한 반도체기억장치의 캐쉬힛 기록사이클에서 제어신호의 타이밍을 표시하는 신호파형도.
제32도는 이 발명에 의한 반도체기억장치의 투명출력모드에서 캐쉬휫 판독사이클 설명을 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제33도는 이 발명에 의한 반도체기억장치를 레지출력모드의 캐쉬힛 판독사이클로 동작시키는 경우의 각 외부신호의 타이밍을 표시하는 신호파형도.
제34도는 이 발명에 의한 반도체기억장치의 레지스터 출력모드에서 캐쉬힛 판독사이클을 실행하기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제35도는 이 발명에 의한 반도체기억장치를 카피벡사이클로 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제36도는 이 발명에 의한 반도체기억장치를 블록전송사이클로 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제37도는 이 발명에 의한 반도체기억장치를 어레이기록사이클로 설정하기 위한 각 외부제어신호의 타이밍을 표시하는 신호파형도.
제38도는 이 발명에 의한 반도체기억장치를 어레이판독사이클에 설정한 경우의 각 외부신호의 타이밍을 표시하는 신호파형도.
제39도는 이 발명에 의한 반도체기억장치를 어레이 활성사이클로 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제40도는 이 발명에 의한 반도체기억장치를 투명출력모드의 어레이 활성사이클로, 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제41도는 이 발명에 의한 반도체기억장치를 래치출력모드를 수반하는 어레이 활성사이클로 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제42도는 이 발명에 의한 반도체기억장치를 레지스터 출력모드를 수반하는 어레이 활성사이클로 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제43도는 이 발명에 의한 반도체기억장치를 투명출력모드의 어레이판독사이클로 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제44도는 이 발명에 의한 반도체기억장치를 래치출력모드의 어레이 판독사이클로 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제45도는 이 발명에 의한 반도체기억장치를 레지스터출력모드의 어레이판독사이클로 동작시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제46도는 이 발명에 의한 반도체기억장치를 희생사이클로 실행시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제47도는 이 발명에 의한 반도체기억장치를 캐쉬힛 기록과 함께 희생사이클로 실행시키기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제48도는 이 발명에 의한 반도체기억장치를 투명출력모드에서의 캐쉬힛 판독과 함께 희생사이클로 실행하기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제49도는 이 발명에 의한 반도체기억장치를 래치출력모드에서의 캐쉬힛 판독과 함께 희생사이클로 실행하기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제50도는 이 발명에 의한 반도체기억장치를 레지스터출력모드에서의 캐쉬힛 판독과 함께 희생사이클로 실행하기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제51도는 이 발명에 의한 반도체기억장치의 지령레지스터를 설정하기 위한 각 외부신호의 타이밍을 표시하는 신호파형도.
제52a 및 b도는 이 발명에 의한 반도체기억장치의 캐쉬미스시의 상태전이 표시도.
제53a 및 b도는 이 발명에 의한 반도체기억장치의 어레이 활성화시 상태전이 표시도.
제54a 및 b도는 이 발명에 의한 반도체기억장치의 희생동작중 상태전이 표시도.
제55도는 이 발명의 한 실시예에 의한 내부전압발생회로의 입출력신호의 관계를 표시하는 블록도.
제56도는 제55도의 내부전압발생회로의 구체적 구성의 한예를 표시하는 블록도.
제57도는 제56도에 표시한 버퍼회로의 구체적 구성의 한 예시도.
제58도는 제56도에 표시한 전하펌프회로의 구체적 구성의 한 예시도.
제59도는 전하펌프회로의 다른 구성표시도.
제60도는 제55도에 표시한 내부전압발생회로의 다른 구성표시도.
제61도는 제60도에 표시한 분주회로의 구체적 구성의 한 예시도.
제62도는 내부전압발생회로의 입출력신호간의 다른 관계를 표시하는 블록도.
제63도는 제62도에 표시한 내부전압발생회로의 구체적 구성의 한 예시도.
제64도는 제63도에 표시하는 스위치회로의 구체적 구성의 한 예시도.
제65도는 제62도에 표시한 내부전압발생회로의 다른 구성표시도.
제66도는 전원전압 이상의 내부전압 및 그 내부전압을 이용한 내부신호를 발생하기 위한 구성표시도.
제67도는 제66도에 표시한 내부전압발생회로에 사용되는 전하펌프의 구체적 구성을 표시하는 한 예시도.
제68도는 제66도에 표시한 스위치회로의 구체적 구성의 표시하는 한 예시도.
제69도는 이 발명의 내부전압발생회로를 포함하는 반도체기억장치의 다른 구성표시도.
제70도는 이 발명에 의한 내부전압발생회로를 갖춘 반도체기억장치의 또다른 구성표시도.
* 도면의 주요부분에 대한 부호의 설명
1,101 : DRAM 어레이 2,201 : SRAM 어레이
3,210 : 쌍방향 전송게이트회로 250 : 제어클럭버퍼
252 : 주소버퍼 270 : 지령레지스터
800,891,898,900 ; 내부전압발생회로
811,920 : 전하펌프회로 820 : 분주회로
835,910 : 스위치회로
이 발명은 반도체기억장치에 사용되는 내부전압을 발생하기 위한 회로에 관한 것으로, 특히 주메모리로서 대용량의 동적램(이후 DRAM이라 함)과 동일반도체칩상에 집적된 캐쉬메모리로서 소용량의 정적램(이후 SRAM이라 함)을 포함하는 반도체기억장치에 사용하는 내부전압을 발생시키는 회로에 관한 것이다.
최근 16비트 혹은 32비트의 마이크로 프로세서(이후 MPU라 함)의 동작속도는 동작클럭주파수가 25㎒ 또는 그 이상으로 증가되고 있다. 데이타처리 시스템에서는, 표준 DRAM은 비트단가가 저렴하므로 대기억 용량의 메인메모리로서 자주 사용된다. 이 표준 DRAM의 접근시간(access time)이 단축되고 있긴 하지만 MPU의 동작속도는 표준 DRAM의 동작속도를 훨씬 앞지르고 있다.
이 때문에, 메인메모리로서 표준 DRAM을 사용하는 데이타 처리시스템은 대기상태의 증가가 불가피하다. MPU와 표준 DRAM간의 동작속도의 갭의 문제는 표준 DRAM이 다음과 같은 특징을 갖고 있으므로 불가피한 것이다.
(1) 행주소와 열주소는 시분할적으로 다중화되어서 같은 주소핀단자에 부여된다.
행주소는 행주소스트로브(strobe)신호/RAS의 하강에지에서 장치내부로 입력된다. 열주소는 열주소스트로브신호/CAS의 하강에지에서 장치내부로 입력된다.
행주소스트로브신호/RAS는 메모리사이클의 개시를 규정하고 또한 행선택계를 활성화한다. 열주소스트로브신호/CAS는 열선택계를 활성화한다. 신호/RAS가 활성상태로 설정된 시간부터 신호/CAS가 활성상태로 설정되는 시간까지 "RAS-CAS 지연시간(tRCD)"으로 불리우는 소정기간이 필요하므로 접근시간의 단축화에도 한도가 있다는 주소다중화로 인한 제약이 존재한다.
(2) 행 스트로브신호/RAS를 일단 상승시켜 DRAM을 대기상태로 설정시 행주소스트로브신호/RAS는 RAS 프리차지(pre-charge)시간(trp)으로 불리우는 시간이 경과하기까지는 다시 "L"로 하강할 수 없다. RAS 프리차지시간은 DRAM의 각종 신호선을 확실하게 소정전위에 프리차지하기 위하여 필요하다. 이 때문에, RAS 프리차지시간(tRP)으로 인하여, DRAM의 사이클시간을 단축시킬수 없다. 또 DRAM의 사이클 시간을 단축하는 것을 DRAM의 신호선의 충전/방전회수가 증가되어서 소비전류를 증가시킨다.
(3) DRAM의 고속화는 레이아우트의 개선, 회로 집적도의 증가, 처리기술의향상과 같은 회로기술과 구동방법의 개선과 같은 응용성의 개선에 의하여 실현시킬수 있다.
그런, MPU의 동작속도는 DRAM의 동작속도보다 빠른 비율로 증가된다.
ECL RAM(emitter. coupled RAM) 및 SRAM과 같은 바이폴라트랜지스터를 사용하는 고속바이블라램과, MOS 트랜지스터(절연게이트형 전계효과 트랜지스터)를 사용하는 비교적 저속의 DRAM과 같이 반도체 메모리의 동작속도에는 계층구조가 있다. MOS 트랜지스터로 구성되는 표준 DRAM은 수 10ns(나노초)의 동작속도(사이클시간)을 기대하는 것은 매우 곤란하다.
MPU와 표준 DRAM의 동작속도간 갭(동작속도의 차)을 없애기 위한 여러가지 응용상의 개선이 이뤄지고 있다. 이러한 개선은 주로 다음 2가지 방법으로 구성된다.
(1) DRAM의 고속모드와 인터리브(inter leave)방식을 사용한다.
(2) 고속의 캐쉬메모리(SRAM)을 외부에 설치한다.
상기 방법(1)은 정적열모드(static colUMB mode) 혹은 페이지모드등 고속모드를 사용하는 방법과, 이 고속모드와 인터리브방식을 조합하는 방법이 있다. 정적모드는 하나의 워드선(1행)을 선택한 후 열주소만을 순차적으로 변화시켜서 이 1행의 메모리 셀로 순차적으로 접근하는 방법이다. 페이지모드는 하나의 워드선을 선택한 다음, 열주소를 신호/CAS를 토글링(toggling)함으로써 순차적으로 입력하여서 이 선택된 하나의 워드선에 접속된 메모리셀로 순차적으로 접근시키는 방법이다.
이들 모드는 모두 신호/RAS의 토글링없이 메모리셀로 접근할 수 있으므로 신호/RAS 및 신호/CAS를 사용하는 통상적인 접근보다도 고속접근이 가능하다. 인터리브방식은 복수의 메모를 데이타버스에 병렬로 설치하고, 이 복수의 메모리로 교대로 혹은 순차적으로 접근함으로써 접근시간들 실제적으로 단축하는 방식이다. 이 DRAM의 고속모드사용과 이 고속모드와 인터리브방식의 조합은 간단하면서도 비교적 효율적인 방법인 표준 DRAM을 고속 DRAM으로서 사용하는 방법으로 알려져 있다.
상기 방법(2)은 메인프레임에서는 널리 사용되고 있는 방법이다. 이 고속캐쉬메모리는 고가이나 고성능과 저렴한 가격을 원하는 개인용 컴퓨터분야에서는 그 동작속도를 개선하기 위하여 고가로 되는 것을 희생으로하여 이 방법이 일부 사용되고 있다. 고속캐쉬메모리설치에는 3종류의 가능한 방법이 있다. 즉, (a) 고속캐쉬메모리를 MPU 자체에 내장한다. (b) 고속캐쉬메모리를 MPU 외부에 설치한다. (c) 고속캐쉬메모리를 별도로 설치하지 않고 표준 DRAM에 내장된 고속모드를 캐쉬와 같이 사용한다.(고속모드는 의사(Pseude)적 캐쉬메모리화).
캐쉬힛 발생시는 표준 DRAM은 고속모드로 접근하고, 캐쉬미스시에는 표준 DRAM은 정상모드로 접근한다.
상기 3종류의 방법(a)-(c)는 어느 형태로든지 데이타 처리시스템에 채용되고 있다. 많은 MPU 시스템에서는 비용의 관점에서 DRAM에 불가피한 RAS 프리차지시간(tRP)를 표출시키지 않게 하기 위하여 메모리를 뱅크(bank)구성으로 하고 이 메모리 뱅크마다 인터리빙(interleaving)을 실행한다.
이 방법에 의하여 DRAM의 실질적인 사이클시간을 사용치의 절반으로 할 수 있다. 인터리브방법은 메모리가 순서적으로 접근할 때에만 효과적이며 동일 메모리 뱅크로 연속적으로 접근하는 경우는 효과가 없다.
또한 이 방법으로는 DRAM 자체의 접근시간의 실질적 향상을 실현할 수 없다. 또 메모리의 최소단위는 적어도 2뱅크로 할 필요가 있다.
페이지모드 또는 정적열모드등의 고속모드가 사용되는 경우는 MPU가 어느 페이지(지정된 1행의 데이타)를 연속하여 접근하여 경우에만 효과적으로 접근시간을 단축시킬수 있다. 이 방법은 뱅크수가 비교적 많을때 예를들면 2~4일때 다른 행을 다른 뱅크로 접근시킬 수 있으므로 어느정도 효과적이다.
MPU가 요구하는 메모리데이타가 주어진 페이지내에 존재하지 않을 때 "미스 힛(miss hit)"라 한다. 통상적으로, 한그룹의 데이타가 인접한 주소 혹은 순차적 주소에 기억된다.
고속모드에서, 주소의 절반인 행주소가 이미 지정되어 있으므로 "미스힛"의 발생확률이 높다. 뱅크수가 30~40으로 많아지면은 다른 페이지의 데이타는 각 뱅크마다에 기억시킬 수 있으므로 "미스힛" 발생율은 현저하게 감소된다.
그러나 데이타처리시스템에 30~40 뱅크를 설치하는 것은 현실적이 아니다. 또 "미스힛"이 발생하면 새로히 행주소를 재선택하기 위하여 신호/RAS를 상승시켜 DRAM의 프리차지사이클로 돌아가야되며, 이는 뱅크구성의 성능을 희생하는 것으로 된다.
상기 방법(2)에서, 고속캐쉬메모리가 MPU와 표준 DRAM간에 설치된다.
이 경우, 표준 DRAM은 비교적 저속이라도 괜찮다.
한편, 표준 DRAM은 4M 비트 또는 16M 비트의 대용량의 것이 출현하고 있다. 개인용 컴퓨터와 같이 소규모시스템에서는 그 메인 메모리를 하나의 칩내지 여러칩의 표준 DRAM으로 구성할 수 있다. 외부에 고속캐쉬메모리를 설치하는 것은 메인메모리를 하나의 표준 DRAM으로 구성할 수 있는 소규모시스템에서는 효과적이 아니다. 표준 DRAM은 메인메모리를 사용하는 경우는 고속캐쉬메모리와 메인메모리간 데이타 전송속도가 표준 DRAM의 데이타 입출력단자수로 제한되고 이는 시스템의 속도증가에 대한 병목(bottleneck)으로 되기 때문이다.
고속모드가 의사캐쉬메모리로 사용되는 경우는 동작속도가 고속캐쉬메모리보다 느리고 소망의 시스템성능 실현이 곤란하다.
인터리브방법 혹은 고속동작 모드를 사용하는 경우에는 시스템성능의 희생을 해소할 수 있고 비교적 저렴하고 소규모 시스템을 형성하는 방법으로서 고속캐쉬메모리(SRAM)을 DRAM에 내장하는 것이 제안되고 있다.
특히 메인메모리로서의 작용하는 DRAM과 캐쉬메모리로서 작용하는 SRAM의 계층적구조를 가진 단일칩메모리를 생각할 수 있다.
이러한 계측적구조를 가진 단일칩메모리를 캐쉬 DRAM(CDRAM)이라 한다.
이 CDRAM에 관하여 설명한다.
제1도는 종래의 표준 1M 비트 DRAM의 요부구성표시도이다.
제1도에서, DRAM은 행과 열로 되는 매트릭스상으로 배치된 복수의 메모리셀 MC를 포함하는 메모리셀 어레이(500)로 구성된다.
1행의 메모리셀 MC는 하나의 워드선 WL에 접속되고 1열의 메모리셀 MC는 하나의 열선 CL에 접속된다. 통상적으로 열선 CL는 한쌍의 비트선으로 구성된다. 메모리셀 MC는 한쌍의 비트선과 하나의 워드선 WL의 교차점에 위치한다. 1M(매가)DRAM에서는 메모리셀 MC는 1024 행×1024 열의 매트릭스상으로 배치된다. 즉 메모리셀어레이(500)은 1024 워드선 WL 및 1024 열선 CL(1024쌍의 비트선)을 포함한다.
DRAM은 추가로 외부에서 주어진 행주소(도시생략)을 해독하고, 메모리셀어레이(500)의 대응행을 선택하는 행해독기(502)와, 이 행해독기(502)에 의하여 선택된 워드선에 접속된 메모리셀의 데이타는 검지하여 증폭하는 감지증폭기와, 외부에서 주어진 열주소(도시생략)을 해독하고, 메모리셀어레이(500)의 대응열을 선택하는 열해독기로 구성된다.
제1도에서 감지증폭기와 열해독기는 하나의 블록(504)로 표시되어 있다. DRAM의 데이타의 입출력을 1비트단위로 실행하는 X1비트구성의 경우, 하나의 열선 CL(비트선쌍)이 열해독기에 의하여 선택된다. DRAM의 데이타의 입출력을 4비트단위로 실행하는 X4비트구성의 경우는 4개의 열선 CL이 열해독기에 의하여 선택된다. 하나의 감지증폭기가 각 열선(비트선쌍)마다 블록(504)에 설치된다.
이 DRAM내의 메모리셀 MC에 데이타를 기록하거나 메모리셀 MC로부터 데이타를 판독하는 메모리 접근시에서는 아래동작이 실행된다.
첫째, 행주소가 행해독기(502)에 부여된다. 행해독기(502)는 행주소를 해독하고 메모리셀어레이(500)의 하나의 워드선 WL이 전위를 "H"로 상승시킨다. 이 선택된 워드선 WL에 접속된 1024비트의 메모리셀 MC의 데이타가 대응 열선 CL로 전송된다.
이 열선 CL상의 데이타는 블록(504)에 있는 감지증폭기에 의하여 증폭된다.
이 선택된 워드선 WL에 접속된 메모리셀중 데이타의 기록 또는 판독할 메모리셀의 선택은 블록(504)에 있는 열해독기로부터의 열선택신호에 의하여 실행된다.
상술한 고속모드에서는 블록(504)에 있는 열해독기에 대하여 열주소가 순차적으로 부여된다.
정적열모드동작에서는, 소정시간 간격으로 주어지는 열주소를 새로운 열주소로서 열해독기로 해독하고 선택된 워드선 WL에 접속된 메모리셀중 대응 메모리셀의 열선 CL에 의하여 선택된다. 페이지 모드에서는 새로운 열주소가 신호/CAS의 토클링마다 주어지고, 열해독기는 열주소를 해독하여 대응 열선을 선택한다.
이와같이, 고속모드에서 선택된 워드선 WL에 접속된 1행의 메모리셀 MC는 선택된 상태에서 하나의 워드선 WL을 설정하고 또 열주소만을 변경함으로써 고속으로 접근할 수 있다.
제2도는 종래의 1M 비트 CDRAM의 일반적구성 표시도이다.
제2도에서, 종래의 CDRAM은 제1도에 표시한 표준 DRAM의 구성에 부가하여 SRAM(506)과, DRAM의 메모리셀어레이(500)의 1행과 SRAM(506)간의 데이타 전송을 하는 전송게이트(508)로 구성된다. SRAM(506)은 메로리셀어레이(500)의 각 열선 CL에 대응하여 설치되고 DRAM 메모리셀어레이(500)의 1행의 데이타를 동시에 기억할 수 있는 캐쉬레지스터를 포함한다. 따라서 이 캐쉬레지스터는 1024개가 설치된다. 또 캐쉬레지스터는 SRAM 셀로 형성된다.
제2도에 표시한 CDRAM의 구성에서, 캐쉬힛(cache hit)을 표시하는 신호가 외부로부터 주어지면은 SRAM(506)에 접근되고 고속으로 메모리에 접근할 수 있다.
캐쉬미스(미스힛)때에는 DRAM부로 접근된다.
상술한 바와같이 대용량의 DRAM과 고속 SRAM이 동일칩상에 접적된 CDRAM은 예를들면 일본특개소 60-7690호 공보 및 동 62-38590호 공보에 개시되어 있다.
상술한 종래의 CDRAM 구성에서, DRAM 메모리셀어레이(500)의 열선(비트선쌍) CL과 SRAM(캐쉬메모리)(506)의 열선(비트선쌍)은 1대 1의 대응관계로 전송게이트(508)을 통하여 접속된다. 특히, 상술한 종래의 CDRAM 구성에서, DRAM 메모리셀어레이(500)의 하나의 워드선 WL에 접속된 메모리셀의 데이타와 이 메모리셀어레이(500)의 1행과 동수의 SRAM 메모리셀의 데이타가 전송게이트(508)를 통하여 동시에 쌍방향으로 전송된다. 이 구성에서는 SRAM(506)이 캐쉬메모리로서 사용되고, DRAM이 메인메모리로서 사용된다.
캐쉬의 소위 블록크기는 SRAM(506)에서, 1회의 데이타전송으로 그 내용이 재기록되는 비트수(메모리셀)로 생각된다.
그러므로 이 블록크기는 DRAM 메모리셀어레이(500)의 하나의 워드선 WL에 물리적으로 결합되는 메모리셀수와 동일하게 된다. 제1도 및 제2도에 표시된 바와같이 1024개의 메모리셀의 하나의 워드선 WL에 물지적으로 접속되었을 때 블록크기는 1024가 된다.
일반적으로, 블록크기가 더 크게되면 힛율이 상승한다. 그러나 캐쉬메모리가 동일 크기의 경우 블록크기에 반비례하여 세트수가 감소하기 때문에 힛율이 감소된다.
예를들면, 캐쉬크기가 4K 비트인 경우 블록크기가 1024이면은 세트수는 4이나, 블록크기가 32이면 세트수는 128이다. 따라서 종래의 CDRAM 구성에는, 블록 크기가 너무 크게되어 캐쉬힛율을 그다지 개선할 수가 없다.
블로크기를 감소할 수 있는 구성이 예를들면 일본 특개평1-146187호 공보에 개시되어 있다. 이 선행기술에서는 DRAM 어레이 및 SRAM 어레이의 열선(비트선쌍)이 서로 1대 1대응하여 배치되나, 각각 열방향에 복수의 블록으로 분할된다. 블록의 선택은 블록해독기에 의하여 수행된다. 캐쉬미스(미스힛)일 때에는 블록해독기에 의하여 한블록이 선택된다.
데이타는 선택된 DRAM 블록과 SRAM 블록간에만 전송된다.
이 구성에 의하면 캐쉬메모리의 블록크기를 적당한 크기로 감소시킬 수 있으나 다음과 같은 문제점이 미해결로 남는다.
제3도는 1M 비트 DRAM 어레이의 표준적인 어레이구성표시도이다.
제3도에서, DRAM 어레이는 8개의 메모리블록 DNB1~DNB8로 분할된다. 행해독기(502)는 메모리블록 DNB1~DNB8에 대하여 메모리어레이의 긴쪽방향의 한쪽에 공통적으로 설치된다. 각 메모리블록 DNB1~DNB8에 대하여, (감지증폭기+열해독기)블록(504-1)~(504-8)이 설치된다.
각 메모리블록 DNB1~DNB8은 128K 비트의 용량을 갖추고 있다. 제3도에, 하나의 메모리블록 DNB는 128행과 1024 열로 된것을 예시하고 있다. 하나의 열선 CL은 한쌍의 비트 BL/BL로 구성된다.
제3도와 같이 DRAM 메모리셀어레이가 복수의 블록으로 분할될 때 하나의 비트선 BL(및/BL)의 길이는 단축된다. 데이타 판독시에는 메모리셀내의 콘덴서(메모리셀 콘덴서)에 축적된 전하가 대응의 비트선 BL(및/BL)로 전달된다. 이때, 비트선 BL(또는/BL)상에 발생된 전위변화량은 메모리셀콘덴서의 용량 Cs와 비트선 BL(및/BL)의 용량 cb의 비율 Cs/Cb에 비례한다. 비트선 BL(및/BL)의 길이는 단축시키면은 비트선용량을 감소시킬 수 있으므로 비트선상에 발생되는 전위변화량을 증가시킬 수 있다.
동작시에 행해독기(502)에 의하여 선택된 워드선 WL을 포함하는 메모리블록(제3도에서 메모리블록 DNB2)의 감지동작만이 실행되고 나머지블록은 대기상태가 유지된다.
결과적으로 감지동작중 비트선의 충전. 방전에 수반하는 전력소비를 간소시킬 수 있다. 상술한 블록분할형 CDRAM을 제3도와 같은 DRAM에 적용하는 경우, SRAM 레지스터 및 블록해독기를 각 메모리블록 DMB1~DMB8에 대하여 설치할 필요가 있으며 이는 칩면적을 현저하게 증대시키게 된다.
또한, DRAM 어레이 및 SRAM어레이의 비트선은 상술한 바와같이 서로 1대 1로 대응하고 있다 메인메모리와 캐쉬메모리간의 매핑메모리방식으로서 직접 매핑방식을 채용한 경우, 제2도에 표시한 바와같이 SRAM(506)은 1행에 배열된 1024개의 캐쉬레지스터로 구성된다. 이 경우 SRAM의 용량은 1K 비트이다.
또 매핑방식으로서 4웨이세트연관방식(4 way set associative method)을 채용한 경우에는 제4도에 표시한 바와 같이 SRAM 어레이(506)는 4행의 캐쉬레지스터(506a)~(506d)를 포함한다. 이 4행의 캐쉬레지스터 (506a)~(506d)중 1행이 웨이(way)주소에 따라 셀렉터(510)에 의하여 선택된다. 이 경우 SRAM 캐쉬의 용량은 4K 비트이다.
상술한 바와같이 DRAM 어레이 및 캐쉬메모리간 메모리셀매핑방식은 그 칩내부의 구성에 의하여 결정된다. 매핑방식을 변화시키면은 캐쉬크기로 변경시킬 필요가 있다. 상술한 어느 CDRAM 구성에 있어서도 DRAM 어레이 및 SRAM 어레이의 비트선이 서로 1대 1로 대응하고 있으므로, DRAM 어레이의 열주소는 필연적으로 SRAM 어레이의 열주소와 동일하게 된다.
따라서, DRAM 어레이의 메모리셀은 SRAM 어레이의 임의 위치에 매핑하는 전연관 방식(full associative method)은 원리적으로 불가능하다.
DRAM과 SRAM을 동일칩상에 집적한 반도체기억장치의 다른 구성이 일본특개평 2-87392호 공보에 개시되어 있다.
이 선행기술에서는, DRAM 어레이와 SRAM 어레이가 내부공통데이타버스를 통하여 접속된다. 이 내부 공통데이타버스는 장치외부와 데이타의 입출력을 하기 위한 입출력버퍼에 접속된다.
DRAM 어레이 및 SRAM 어레이의 선택위치는 각각 별도의 주소에 의하여 지정할 수 있다.
그러나 이 선행기술의 구성에 있어서, DRAM 어레이 및 SRAM 어레이간의 데이타 전송은 내부공통데이타버스에 의하여 실행되므로 일시에 전송할 수 있는 비트수는 내부데이타버스수에 의하여 제한되어, 고속으로 캐쉬메모리의 내용을 재기록할 수가 없다.
그러므로 상술한 바와같이 SRAM 캐쉬가 표준 DRAM의 외부에 설치하는 구성의 경우와 같이, 이 DRAM 어레이 및 SRAM 어레이간의 데이타 전송속도는 병목이 되어 고속 캐쉬메모리시스템을 구축할 수 없다.
또 CDRAM 뿐만아니고 일반적으로 반도체기억장치에서는 여러가지 내부전압이 발생되며, 이와같은 내부전압에는 기판바이어스 전압이 포함된다.
제5도는 기판바이어스전압 발생회로를 갖춘 반도체기억장치의 전체구성의 개략표시도이다.
제5도에 표시한 반도체기억장치(950)는 복수의 메모리셀, 감지증폭기등이 포함된 메모리셀어레이(951)와 이 메모리어레이(951)로의 접근을 제어하는 주변회로(952)로 구성된다. 주변회로(952)는 주소버퍼, 주소해독기, 각종 동작시간을 결정하기 위한 내부클럭신호를 발생하는 제어신호 발생회로등을 포함한다.
반도체기억장치(950)는 또한 반도체기억장치(950)가 형성되는 반도체칩기판에 소정의 바이어스전위 Vbb를 부여하는 기판바이어스 발생회로(953)를 포함한다. 반도체기억장치가 형성되는 반도체기판이 P형 반도체로 형성되는 경우, 기판바이어스 발생회로(950)로부터의 기판바이어스전압 Vbb는 반도체기판을 소정의 부(-)전위로 바이어스한다.
이 기판전위는 기판바이어스전압에 의하여 안정시켜서, 여기에 형성되는 MOS 트랜지스터(절연게이트 전계효과 트랜지스터)의 임계전압의 안정화, 신호선과 기판과의 용량결합의 방지, MOS 트랜지스터의 접합용량의 감소를 도모한다.
일반적으로 온칩(on-chip)기판 바이어스 발생회로는 제6도와 같이 구성된다.
제6도의 기판바이어스 발생회로(953)는 소정의 주기로 클럭신호를 발생하는 발진회로(955)와 이 발진회로(955)로부터의 클럭신호에 응답하여서 전하펌프동작에 의하여 기판 전압 Vbb를 발생하는 전하펌프회로(956)를 포함한다.
발진회로(955)는 링 발진기에 의하여 구성되고 기수(奇數)단의 연속접속된 인버터회로를 포함한다. 이 때문에 발지회로(955)의 점유면적이 증가하고 기판바이어스 발생회로의 점유면적을 감소시킬 수 없게 된다. 특히 동일기판상에 접적된 DRAM과 SRAM을 가진 캐쉬내장 반도체기억장치에 있어서, 내부회로에 의한 점유면적은 가능한한 감소되어야 하나 적은 면적을 점유하는 CDRAM을 제공하기는 곤란하다. 발진회로 (955)는 상시 발진하며 이 발진동작에 의하여 전류가 소비되므로 반도체기억장치의 전류소비를 감소시킬 수 없다.
이와같은 내부전압의 또다른 하나에는 위드선 승압방식에 의한 승압전압이 있다.
DRAM의 메모리셀은 일반적으로 제7도에 표시한 바와같이 구성된다.
이 제7도에서, DRAM 셀은 정보를 전하형태로 기억하기 위한 메모리셀 콘덴서 Cm와, 워드선 DWL상의 신호전위에 응답하여 메모리셀 콘덴서 Cm를 비트선 DBLa로 접속하는 메모리셀 트랜지스터 Tm를 포함한다. 콘덴서 Cm의 한전극(셀 플레이트)은 소정의 전위 Vsg에 접속된다. 트랜지스터 Tm는 MOS 트랜지스터로 구성된다. 일반적으로 MOS 트랜지스터는 그 게이트에 부여되는 전압에서 그 임계 전압 Vth를 뺀 전압만을 전달할 수 있다는 특성을 갖는다.
예를들면, 워드선 DWL가 5V이고, 트랜지스터 Tm의 임계전압의 1V의 경우, 콘덴서 Cm에 축적된 최대전압은 4V이다. 트랜지스터 Tm의 임계전압으로 인한 콘덴서 Cm의 축적전압저하를 방지하기 위하여 전원전압 이상으로 워드선 DWL의 전압을 승압시키는 워드선승압방식이 일반적으로 사용된다. 이 워드선승압방식은 예컨데 5V 전원전압방식이외에 DRAM의 동작전원전압이 3.3V의 낮은 전압이 되었을 때 확실하게 콘덴서 Cm에 충분한 신호전하를 축적하기 위하여 일반적으로 사용된다.
제8도는 워드선 승압을 위한 회로구성의 예시도이다.
제8도에서, 워드선 구동신호 øx를 발생하는 회로는 전원전압 이상의 소정승압전압을 발생하는 승압회로(961)고, 내부주소 ADD를 해독하고, 대응 워드선을 선택하며, 승압회로(961)로부터의 승압신호를 워드선 구동신호 øx로서 선택된 워드선으로 전달하는 행해독기(962)를 포함한다. 승압회로(961)로부터의 승압신호는 일반적으로 워드선구동시에 처음부터 승압되는 것이 아니고 메모리셀의 재기억(재기록)시에 승압된다.
제9도는 제8도의 승압회로에 대한 구체적구성의 예시도이다.
제9도에 표시한 워드선 승압회로의 구성은 예를들면 일본특개소 62-212997호 공보에 개시되어 있다.
제9도에서, 승압회로(961)는 내부제어신호 rasA를 수신하며 소정의 시간지연을 시켜서 제어신호 dr1를 발생하는 3단의 연속접속된 인버터 VN4, VN5 및 VN6와, 제어신호 rasA를 지연시키고, 이를 반전시켜서, 내부제어신호 dr2를 발생하는 3단의 연속접속된 인버터 VN1, VN2 및 VN3를 포함한다. 인버터 VN1~VN3에 의하여 부여되는 지연시간은 인버터 VN4~VN6에 의하여 부여되는 지연시간보다 길다.
승압회로(961)은 또한 승압전압을 발생하는 승압용량 Cp1과 제어신호 dr2 및 프리차지신호 PC에 응답하여 승압용량 Cp1에 승압지시신호를 부여하는 트랜지스터 TQ5~TQ11를 포함한다.
트랜지스터 TQ5 및 TQ6는 그 게이트에서 제어신호 dr2를 수신한다.
트랜지스터 TQ5는 제어신호 dr2가 "L"일때 "온"되어 동작전원전압 Vcc를 전달한다.
트랜지스터 TQ6는 트랜지스터 TQ7 및 TQ8로부터 그 게이트에 일정한 전압이 인가되어서 상기 "온" 상태가 유지되고, 트랜지스터 TQ5로부터 전달된 전압을 레벨제한하여 용량 Cp1의 입력측전극에 이를 전달한다. 트랜지스터 TQ9는 제어신호 dr2가 부여될 때가지 용량 Cp1의 입력측전극을 접지전위로 유지한다. 트랜지스터 TQ10 및 TQ11은 프리차지신호 PC에 응답하여 "온"되고 확실하게 트랜지스터 TQ5의 출력노드(드레인전극)과 용량 Cp1의 입력측전극을 접지전위로 유지한다.
트랜지스터 TQ7 및 TQ8는 다이오드 접속되고 또한 서로 역병렬로 접속된다.
트랜지스터 TQ7은 트랜지스터 TQ6의 게이트전압을 VC-Vth에 크램프한다.
트랜지스터 TQ8은 트랜지스터 TQ6의 게이트전압을 VC+Vth로 크램프한다.
여기서 Vth는 트랜지스터 TQ7 및 TQ8의 임계전압이다. 일정전압 VC는 전원전압 Vc와 접지전위간에 직렬로 설치되는 다이오드접속된 트랜지스터 TQ15~TQ18에서 발생된다.
트랜지스터 TQ15의 콘덕턴스는 트랜지스터 TQ16~TQ18의 콘덕턴스보다도 훨씬 작으며 일정전압 VC는 VC=3Vth로 제공된다.
승압회로(961)는 또한 승압용량 Cp의 입력측전극을 소정의 전위로 프리차지하기 위한 TQ1과, 제어신호 dr1에 응답하여 워드선 구동신호 øx를 발생하는 트랜지스터 TQ2~TQ4를 포함한다.
트랜지스터 TQ1은 프리차지신호 PC에 응답하여 "온"되고 용량 Cp의 출력측전극을 전원전위 Vcc로 프리차지한다.
트랜지스터 TQ2는 그 소스(Sowrce)가 기판에 접속되어 있고 제어신호 dr1이 "온" 상태로 설정되었을때 승압용량 Cp1의 출력측전압을 전달하여 승압워드선 구동신호 øx를 발생한다.
트랜지스터 TQ3는 제어신호 dr1의 "H"에 응답하여 "온"되고 상시 "온" 상태의 트랜지스터 TQ4를 통하여 워드선 구동신호 øx를 "L"로 하강시킨다. 전원전압 Vcc가 트랜지스터 TQ4의 게이트에 인가되고 트랜지스터 TQ3의 드레인에 승압전압이 인가되는 것을 방지한다.
다음은 동작을 동작파형도인 제10도에의하여 설명한다.
DRAM이 비선택상태의 경우에는 프리차지신호 PC가 "H"이며, 내부전압신호 rasA는 "L"이다. 이 제어센호 rasA는 외부로부터의 행주소스트로브신호/RAS에 응답하여 내부적으로 발생되는 정논리의 제어신호이다. 프리차지상태에서는 트랜지스터 TQ1, TQ10 및 TQ11이 "온"상태이고 승압용량 의 Cp1의 출력측전극은 Vcc-Vth에 프리차지된다.
승압용량 Cp1의 입력측전극은 접지전위로 방전된다. 또 워드선 구동신호 øx는 트랜지스터 TQ4 및 TQ3에 의하여 "L"로 방전된다.
신호/RAS가 "L"로 하강하고 DRAM이 선택상태에 설정되면은 프리차지신호 PC가 "L", 제어신호 rasA가 "H"로 상승한다. 먼저 트랜지스터 TQ1가 "오프"되고 승압용량 Cp1의 출력측전극이 유동상태인 Vcc-Vth 전위에 설정된다. 또 트랜지스터 TQ10및 TQ11은 "오프" 상태로 된다.
제어신호 rasA의 "H"로의 상승에 응답하여 제어신호 dr1는 "L"로 하강한다.
이에 따라, 트랜지스터 TQ2가 "온"되고 트랜지스터 TQ3가 "오프"된다. 트랜지스터 TQ2가 "온" 상태이므로 워드선 구동신호 øx는 승압용량 cp1의 프리차지전압(Vcc-Vth)에 의하여 "H" 레벨(Vcc-Vth)로 상승한다. 이 워드선구동신호 øx는 행해독기를 통하여 선택된 워드선에 전달되며 이어서 감지동작등이 실행된다.
이후, 제어신호 dr2가 "L"로 하강하면 트랜지스터 TQ9가 오프되고 트랜지스터 TQ5가 "온"되며 전압 Vcc는 트랜지스터 TQ6의 한쪽전극으로 전달된다. 트랜지스터 TQ6의 게이트전압은 트랜지스터 TQ5로부터의 전원전압 Vcc으로부터 사승(self bootstrap 동작)하나 트랜지스터 TQ8에 의하여 전압 Vc+Vth에 클램프된다.
전압 VC는 전원전압 Vcc보다도 낮은 전압이다. 따라서 승압용량 Cp1의 입력측 전극에 전달되는 전압은 일정전압 VC가 된다. 승압용량 Cp1에 인가된 전압 VC에 의하여 그 출력측의 전압이 프리차지전압 Vcc-Vth+VC으로 된다. 이 승압용량 Cp1의 승압전압은 트랜지스터 TQ2를 통하여 워드선 구동신호 øx로서 전달된다. 트랜지스터 TQ2의 기판과 소스가 접속되어 있으므로 전압 VC를 3.Vth로 하면 승압워드선 구동신호 øx의 승압레벨은 Vcc-Vth+3.Vth 즉 Vcc+2.Vth가 된다.
상술한 바와같이 워드선 구동신호를 전원전압 Vcc 레벨 이상으로 승압함으로써 메모리셀 콘덴서내에 충분한 전하가 신호손실없이 축적되는 동시에 데이타판독중에 콘덴서 Cm내에 축적된 전하를 고속으로 비트선 DBLa로 전달할 수 있다.
그러나 이러한 워드선 송압신호를 발생하기 위한 승압회로가 설치되면은 반도체기억장치의 칩면적을 감소시킬수 없다. 이는 이러한 회로는 트랜지스터소자수가 많고, 복잡한 회로구성으로 되어 있으며 또한 점유면적이 적은 승압회로를 형성시킬 수 없기 때문이다.
이 승압회로에서, 승압된 워드선 구동신호의 승압레벨을 유지하기 위하여 발진신호를 별도의 승압용량의 입력측전극에 인가하고 이 별도의 승압용량의 출력측 전극으로부터 공급되는 전하를 다이오드접속된 트랜지스터를 통하여 트랜지스터 TQ2의 출력단자로 공급하는 구성이 설치된다.
이 별도 승압용량으로부터 공급된 전하에 의하여 워드선 구동신호φx의 리크전류로 인한 승압레벨저하를 방지할 수 있다. 그러나 발진신호를 이 경우에 사용하므로 발진신호를 공급하는 발진회로가 추가 설치된다.
상술한 바와같이 기판바이어스 발생회로의 경우와 같이 전력소비가 증가되고 승압회로의 점유면적이 증가하게 되므로 고집적도의 반도체기억장치에는 설치할 수 없는 것이다.
그러므로 이 발명의 목적은, 적은 점유면적으로 소망의 내부전압을 발생할 수 있는 내부전압발생회로를 구비한 반도체기억장치를 제공하는데 있다.
이 발명의 다른 목적은 저소비전류로 소망의 내부전압을 발생할 수 있는 반도체기억장치를 제공하는데 있다.
이 발명의 또다른 목적은 고밀도 고집적화되고 또한, 저소비전력의 캐쉬를 내장한 반도체기억장치를 제공하는데 있다.
이 발명의 또 하나의 다른 목적은 저점유면적, 저소비전류의 내부전압발생회로를 구비한 클럭동기형 반도체기억장치를 제공하는데 있다.
이 발명에 의한 반도체기억장치는 외부로부터 부여되는 제어신호에 응답하여 소망의 내부전압을 발생하는 내부전압발생회로를 구비한다. 이 외부제어신호는 반도체기억장치로의 접근유무에 관계없이 반복발생된다.
외부로부터 반복부여되는 제어신호를 사용함으로써, 발진회로등이 불필요하게 되고, 따라서 간이한 회로구성과 적은 점유면적의 내부전압발생회로가 얻어진다.
또한 발진신호를 발생시키는 발진회로가 불필요하므로 소비전류가 감소된다.
다음은 이 발명에 의한 실시예를 도면에 의하여 설명한다.
제11도는 이 발명의 한 실시예에 의한 반도체기억장치의 전체 구성표시도이다.
이 제11도의 반도체기억장치는 고속메모리로서의 SRAM과 대용량메모리로서의 DRAM등이 동일 반도체칩상에 집적화된 캐쉬 내장반도체기억장치(CDRAM)로 구성된다.
제11도에서,CDRAM은 DRAM(100)과 SRAM(200)을 포함한다. DRAM(100)은 4M 비트 DRAM 어레이(101)와, 부여된 DRAM용 내부행주소를 해독하고, DRAM 어레이(101)로부터 4행을 선택하는 DRAM 행해독기 블록(102)와, 부여된 DRAM용 내부 열주소를 해독하고, 정상동작모드(어레이 접근 ; DRAM으로의 접근)에서는 선택된 4행 각각으로부터 1열을 선택하는 DRAM 열해독기블록(103)과, 그리고 선택된 행에 접속된 메모리셀의 데이타를 검지하고 증폭하는 DRAM 감지증폭기 DAS와 블록(103)으로부터의 열선택신호에 응답하여 데이타전송모드에서 DRAM 어레이(101)의 16비트를 선택하며, 어레이 접근모드에서는 16비트로부터 다시 메모리설의 4비트를 선택하는 선택게이트 SG를 포함하는 블록(104)으로 구성된다.
쌍방향 전송게이트회로(210)는 DRAM(100)과 SRAM(200)간에 설치된다.
제11도에서 내부레이터버스(251)은, 쌍방향 게이트회로(210)에 접속되는 구성이라도 되며 열해독기/감지증폭기 블록(203)의 출력부(또는 입력부)접속하여도 된다. 그러나 제11도에서는 어레이 접근모드의 경우, DRAM(100)으로 데이타의 입출력이 공통데이타 버스(251)은 쌍방향 전송게이트(210)(이 구성은 후술한다)를 통하여 실행되므로 공통데이타버스(251)은 쌍방향 전송게이트(210)에 결합되도록 표시되어 있다.
CDRAM에는 또한 외부로부터 부여되는 제어신호, 출력가능신호 G#, 기록가능신호 W#, 칩선택신호 E#, 캐쉬힛 신호 CH#, 캐쉬금지신호(어레이 접근지시신호) CI#, 희생지시신호 REF# 및 지령레지스터신호 CR#를 수신하여 내부제어신호 G, W, E, CH, CI, REF, 및 CR를 발생하는 제어클럭버퍼(250)와, DRAM용 내부조소 int-Aa 및 SRAM용 내부주소 int-Ac를 발생하는 주소버퍼(252)와 그리고 외부에서 부여된 클럭신호 K를 버퍼처리하는 클럭버퍼(254)를 포함한다.
제어클럭버퍼(250)는 클럭버퍼(254)로부터의 내부클럭의 상승에 응답하여서 부여된 제어신호를 입력하여 내부제어신호를 발생한다. 클럭버퍼(254)로부터의 출력은 주소버퍼(252)에도 부여된다. 주소버퍼(252)는 이 클럭버퍼(254)로부터의 클럭 K의 상승에지에서 내부칩선택신호 E가 활성상태일 때, 부여된 외부주소 Aa 및 Ac를 입력하여 내부주소신호 int-Aa 및 int-Ac를 발생한다.
제11도의 CDRAM은 또한 내부 희생지시신호 REP에 응답하여 활성화되고 DRAM 어레이의 희생주소를 발생하는 카운터회로(256)와, 그리고 내부희생지시신호 REF에 응답하여 카운터회로(256)으로부터의 희생주소 혹은 주소버퍼(252)로부터의 내부행주소중 어느 한쪽을 DRAM 행해독기 블록(102)으로 부여하는 주소멀티플렉스회로(258)를 구성한다.
CDRAM에는 또한 내부제어신호 E, CH, CI 및 REF에 응답하여 DRAM(100)을 구동하기 위한 각종 제어신호를 발생하는 DRAM 어레이 구동회로(260)와, 내부제어신호 E, CH 및 CI에 응답하여 쌍방향전송게이트회로(210)의 전송동작을 제어하기 위한 신호를 발생하는 전송게이트 제어회로(262)와, 그리고 내부칩선택신호 E에 응답하여 SRAM(200)을 구동하기 위한 각종제어신호를 발생하는 SRAM 어레이 구동회로(264)를 포함한다.
희생지시신호 REF가 발생되면 DRAM 어레이 구동회로(260)는 DRAM 어레이에서 행선택에 관련되는 회로만 구동 혹은 활성화된다.
전송게이트 제어회로(262)는 희생지정신호 REF 발생시, 쌍방향 전송회로(210)을 불능상태로 하여 SRAM 어레이(201) 및 DRAM 어레이(101)을 서로 분리하는 구성으로 하여도 된다.
이 발명에 의한 CDRAM에는 또한 내부제어신호 CR에 응답하여 활성화되고 외부 기록가능신호 W# 및 지령주소 Ar(ArO 및 Arl)에 응답하여 CDRAM의 동작모드를 지정하기 위한 지령 CM을 발생하는 지령레지스터(270)와, 내부제어신호 G, E, CH, CI 및 W와 특수모드지령 CM에 의하여 데이타입출력을 제어하는 데이타입출력 제어회로(272)와 데이타 입출력제어회로(272)의 제어하에 공통데이타버스(251)와 장치외부간에 데이타를 입출력하기 위한 입출력버퍼와 출력레지스터를 포함하는 입출력회로(274)를 구성한다.
출력레지스터는 CDAM의 특수모드인 래치출력모드 및 레지스터 출력모드를 실현하기 위하여 입출력회로(274)에 설치된다.
데이타입출력제어회로(272)는 특수모드지령 CM에 의하여 데이타의 입출력타이밍을 설정하는 동시에 데이타의 입출력 방법을 설정한다.
제11도에서, 마스크 기록모드에서의 데이타입출력핀의 구성을 예시한 것이다.
마스크기록모드는 후술한다.
제12도는 이 발명의 한 실시예에 의한 반도체기억장치의 메모리어레이부의 구성을 개략적으로 표시한 도면이다.
제12도에서, 반도체기억장치는 행과 열의 매트릭스상으로 배치된 동적메모리셀을 포함하는 DRAM 어레이(1)와, 행과 열의 매트릭스상으로 배치된 정적메모리셀을 포함하는 SRAM 어레이(2), 그리고 DRAM 어레이(1) 및 SRAM 어레이(2)간 데이타를 전송하는 쌍방향전송게이트회로(3)로 구성된다.
DRAM 어레이(1)는 1M 비트의 기억용량일 경우 1024개의 워드선 WL 및 1024쌍의 비트선 BL 및 /BL를 포함한다.
제12도에서는 비트선쌍은 DBL로 표시되어 있다. DRAM 어레이(1)는 행 및 열방향에 따라 복수블록으로 분할된다. 제12도에서는 DRAM 어레이(1)가 열방향에 따라 8블록 NBi1~MBi8(i=1~4)로 분할되고 행방향에 따라 4블록 MB1j~MB4j(J=1~8)로 분할되며 즉 합계 32블록으로 분할된것이 예시되어 있다.
열방향으로 분할된 8블록 MBi1~MBi8는 하나의 행블록(11)을 구성한다.
행방향으로 분할된 4블록 MB1j~MB4j는 하나의 열블록(12)을 구성한다.
1행블록(11)에 포함된 메모리블록 Mbi1~Mbi8는 하나의 워드선 WL을 공유한다.
동일열블록(12)에 포함된 메모리블록 MB1j~MB4j는 열선택 CSL를 공유한다.
감지증폭기+IO블록(13)이 메모리블록 MB11~MB18에 각각 설치된다. 감지증폭기+IO블록(13)의 구성에 관하여는 후술한다. 열선택선 CSL는 동시에 2열(2쌍의 비트선)을 선택한다.
이 반도체기억장치에서는 또한 외부주소에 응답하여 DRAM 어레이(1)로부터 대응의 1행을 선택하는 행해독기(14)와, 외부에서 부여된 열주소에 응답하여 하나의 열선택 CSL를 선택하는 열해독기(15)를 포함한다. 열블록(12)는 서로 독립되어 있는 2쌍의 I/O선(16a) 및 (16b)를 통하여 쌍방향전송게이트회로(3)에 접속된다.
SRAM 어레이(2)는 쌍방향전송게이트회로(3)를 통하여 16쌍의 I/O선에 각각 접속되는 16쌍의 비트선 SBL를 포함한다. SRAM 어레이(2)가 4K비트 용량이라면, 16쌍의 비트선과 256워드선을 포함한다. 따라서 SRAM 어레이(2)는, 1행이 16비트로 된다.
SRAM 어레이(2)에 대하여, 외부에서 SRAM에 부여된 행주소를 해독하고, SRAM 어레이(2)의 1행을 선택하는 SRAM 행해독기(21)와 ,외부에서 부여된 열주소를 해독하여 SRAM 어레이(2)내 대응열을 선택하는 SRAM 열해독기(22)와, 데이타판독시에 SRAM 행해독기(21)과 SRAM 열해독기(22)에 의하여 선택된 메모리셀의 데이타를 증폭하여 출력하는 감지증폭회로(23)가 결합되어 있다.
SRAM 열해독기(22)에 의하여 선택된 SRAM 비트선 SBL 또는 공통데이타버스에 접속되고 이 장치의 외부와의 데이타입출력은 입출력버퍼(도시생략)을 통하여 실행된다.
DRAM 행해독기(14) 및 DRAM 열해독기(15)에 부여된 주소와 SRAM 행해독기(21) 및 DRAM 열해독기(22)에 부여된 주소는 서로 독립적이며 이들 주소는 서로 다른 주소핀단자를 통하여 부여된다.
다음은 제12도에 표시한 반도체기억장치의 데이타전송동작에 관하여 개략적으로 설명한다.
우선, DRAM 부분의 동작을 설명한다.
먼저, 외부에서 부여된 행주소에 의하여 행해독기(14)는 행선택동작을 실행하여 하나의 워드선 DWL의 전위를 "H"로 상승시킨다.
이 선택된 한 워드선 DWL에 접속된 메모리셀로부터 대응의 1024의 비트선 BL(또는 /BL)에 데이타가 판독된다.
이어서, 선택된 워드선 DWL를 포함하는 행블록(11)의 감지증폭기(블록(13)에 포함된)는 일제히 활성화되고, 각쌍의 비트선간 전위차를 차동적으로 증폭한다.
이와같이, 4행블록(11)중 하나의 행블록만이 활성화되는 것은 감지동작중 비트선의 충방전에 수반되는 전력소비를 저감시키기 위한 것이다. (선택된 행을 포함하는 행블록만을 활성화하는 이 동작은 소위 블록 분할동작방식이라 한다.)
다음에, 외부에서 부여된 열주소에 따라 DRAM 열해독기(15)는 열선택동작을 수행하며 각 열블록(12)에서 하나의 열선택선이 선택상태로 된다.
열선택된 CSL는 2쌍의 비트선을 선택하고, 이 2쌍의 비트선은 이 블록에 대응설치된 2쌍의 I/O선(16a) 및 (16b)에 각각 접속된다. 이에 따라 DRAM 어레이91)로부터 복수비트(이 실시예에서는 16비트)의 데이타가 복수의 I/O선쌍(16a) 및 (16b)에 판독된다.
다음은 SRAM 부분의 동작을 설명한다.
외부에서 부여된 행주소에 의하여 SRAM 행해독기(21)가 행선택동작을 수행하고 SRAM 어레이(2)로부터 하나의 워드선을 선택한다.
상술한 바와같이, 하나의 SRAM 워드선에 메모리셀의 16비트가 접속된다.
그러므로, 이 1개 워드선의 선택에 의하여 16개의 정적메모리셀(SRAM 셀)이 16쌍의 비트선 SBL에 접속된다.
DRAM 어레이(1)에 대한 I/O선쌍(16a) 및 (16b)에 16비트 데이타가 전달된 후, 쌍방향전송게이트회로(3)가 온상태로 되고, SRAM의 16쌍의 비트선 SBL에 16쌍의 I/O선(16a) 및 (16b)가 접속된다. 이어서 16쌍의 I/O선(16a) 및 (16b)에 전송된 데이타는 SRAM 어레이(2)에 선택된 16비트의 메모리셀의 기록된다.
SRAM에 설치된 감지증폭회로(23) 및 열해독기(22)는 SRAM 어레이(2)의 메모리셀과 외부데이타출력용 입출력버퍼간의 데이타전송에 사용된다.
이 SRAM 어레이(2)의 SRAM 셀을 선택하기 위한 주소는 DRAM 어레이(1)의 동적메모리셀(DRAM 셀)을 선택하기 위한 주소와는 완전히 독립적으로 설정하는 것이 가능하다.
(이들조소는 상이한 주소핀을 통하여 입력된다). 이때문에 DRAM 어레이(1)에서 선택된 16비트의 메모리셀이 SRAM 어레이(2)의 임의위치(행)의 메모리셀과 데이타를 교환하는 것이 가능하다.
그러므로 직접 매핑방식, 세트연관방식 및 전연관방식의 모든 방식을 구성 및 어레이배치의 변경없이 실현할 수가 있다.
이 상기 설명에 있어서, DRAM에서 SRAM으로 16비트 데이타의 동시전송원리에 대하여 원리적으로 설명하였으나, SRAM 어레이(2)에서 DRAM 어레이(1)로의 16비트 데이타의 동시전송도 같은 방식으로 수행되며, 단지 쌍방향전송 게이트회로(3)를 통한 데이타흐름방향에 반대로 되는 것이 다르다.
다음은 이 발명에 의한 캐쉬내장반도체기억장치의 구성 및 동작을 상세히 설명한다. 제13도는 제12도에 표시한 반도체기억장치의 요부의 구체적 구성을 표시하는 도면이다.
제13도는 제12도에서 표시한 DRAM 어레이의 한 메모리 블록 MBij의 데이타전송에 관련부분을 대표적으로 표시한다.
제13도에서, DRAM 메모리 블록 MBij는, 행과열에 배치된 복수의 DRAM 셀 DMC를 포함한다.
DRAM 셀 DMC는 하나의 트랜지스터 Q0 및 하나의 콘덴서 CO를 포함한다. 메모리콘덴선 CO의 한쪽전극(셀플레이트)에는 일정전위 Vgg가 인가된다.
이 메모리 블록 MBij는 또한 1행의 DRAM 셀 DMC가 각각 접속되는 DRAM 화워드선 DWL와, 1열의 DRAM 셀 DMC가 각각 접속되는 DRAM 비트선쌍 DBL를 포함한다.
이 DRAM 비트선쌍 DBL은 2개의 비트선 BL 및 /BL를 포함한다.
비트선 BL 와 비트선 /BL는 서로 상보적인 신호가 전달된다. DRAM 셀 DMC는DRAM 워드선 DWS와 SRAM 비트선쌍 DBL의 교점에 배치된다.
DRAM 비트선쌍의 각각에 대하여 대응비트선쌍의 전위차를 검지하고 증폭하는 DRAM 감지증폭기 DSA가 설치된다. DRAM 감지증폭기 DSA의 동작은 감지증폭기 활성화신호 øSANE 및 /øSAPE에 응답하여 감지증폭기 구동신호 øSAN 및 /øSAP를 발생하는 감지증폭기 활성화회로 SAK에 의하여 제어된다.
DRAM 감지증폭기 DSA는 P채널 MOS트랜지스터가 교차 결합되고 감지증폭기구동신호 /øSAP에 응답하여 고전위측 비트선 전위를 동작전원전위 Vcc로 상승시키는 제1감지증폭기부분 RDSA와, n채널 MOS트랜지스터가 교차 결합되고 감지증폭기 구동신호 øSAN에 응답하여 저전위측 비트선의 전위를 예를들면 접지전위레벨 Vss로 방전하는 제2감지증폭기부분 NDSA를 포함한다.
감지증폭기 활성회로 SAK는 감지증폭기 활성화신호 /øSAPE에 응답하여 "온"되고 DRAM 감지증폭기 DSA의 제1감지증폭기부분을 활성화시키는 감지증폭기활성화 트랜지스터 TR1과, 감지증폭기활성화신호 øSANE에 응답하여 "온"되고 DRAM 감지증폭기 DSA의 제2감지증폭기부분을 활성화시키는 감지증폭기활성화트랜지스터 TR2를 포함한다. 트랜지스터 TR1은 P채널 MOS트랜지스터로 구성되는 반면 트랜지스터 TR2는 n채널 MOS트랜지스터로 구성된다. 트랜지스터 TR1은 "온"되면 동작전원전위 Vcc 레벨의 구동신호 /øSAP를 각 감지증폭기 DSA의 한쪽전원노드(node)로 전달한다.
트랜지스터 TR2은 "온"되면, 전위 Vss 레벨의 감지증폭기 구동신호 øSAN을 DRAM 감지증폭기 DSA의 다른쪽 전원노드로 전달한다.
감지증폭기활성화회로 SAK에서 출력되는 신호 /øSAP및 øSAN의 신호선간에는 이퀼라이즈(equalize) 트랜지스터 TEQ가 설치되어 이퀼라이즈지정신호 øEQ에 응답하여 양쪽신호선을 균형시킴으로써 대기상태에서 감지증폭기 구동신호선 /øSAP 및 øSAN는 (Vcc+Vss)의 중간전위로 프리차지(precharge)된다.
여기서 이들 신호선과 신호는 같은 부호로 표시되었다.
DRAM 비트선쌍 DBL의 각각에 대하여 프리차지 이퀼라이즈신호 øEQ에 응답하여 활성화되고 대응비트선쌍의 비트선을 소정의 프리차지전위 Vb1(=(Vcc+Vss)/2)로 균형시키는 프리차지/이퀼라아지 회로 PE가 설치된다.
DRAM 메모리 블록 MBij는 또한 DRAM 비트선쌍 DBL의 각각에 설치되고 열선택선 CSL상의 신호전위에 응답하여 "온"되어 대응 DRAM 비트선쌍 DBL를 로컬 I/O선쌍 LIO에 접속시키는 열선택게이트 CDG를 포함한다. 열선택선 CSL는 2쌍의 DRAM 비트선에 공통적으로 설치됨으로써 2개의 DRAM 비트선쌍 DBL는 동시에 선택된다.
이에 따라 동시에 선택된 2쌍의 DRAM 비트선으로부터 데이타를 수신하기 위하여 2쌍의 로컬 I/O산 즉 LIOa 및 LIOb가 설치된다.
메모리 블록 MBij에는 또한 블록활성화신호 BEA에 응답하여 로컬 I/O선쌍 LIOa 및 LIOb를 전역 I/O선쌍 GIOa 및 GIOb에 각각 접속시키는 IO게이트 IOGa 및 IOGb를 포함한다.
열선택선 CSL는 제12도에 표시하는 1열블록에 걸쳐서 행방향으로 신장되고, 전역 I/O선쌍 GIOa 및 GIOb도 1열블록에 걸쳐서 행방향으로 신장된다. 로컬 I/O선쌍 LIOa 및 LIOb는 하나의 메모리블록내의 열방향으로만 신장된다.
제11도에서 I/O선(16a) 및(16b)는 로컬 I/O선쌍 LIOa 및 LIOb, IO게이트 IOGa 및 IOGb,그리고 전역 I/o선쌍 GIOa 및 GIOb에 각각 대응한다.
SRAM은 SRAM 셀 SMC의 1행이 각각 접속되는 SRAM 워드선 SWL과, SRAM 셀 SMC 셀 SMC의 1열이 각각 접속되는 SRAM 비트선쌍 SBL과, 그리고 SRAM 비트선쌍 SBL에 대응설치되고 대응 비트선쌍간 전위차를 검지하여 증폭시키는 SRAM 감지증폭기를 포함한다. 쌍방향전송게이트(3)는 SRAM 비트선쌍 SBL및 전역 I/O선쌍 GIO간에 설치된 쌍방향전송게이트 BTGa 및 BTGb로 구성되며 이 쌍방향트랜지스터게이트 BTGa 및 BTGb는 데이타전송지시신호 øTSD 및 øTDS에 응답하여 SRAM 비트선쌍 SBL 및 전역 I/O선쌍 GIOa및 GIOb간에서의 데이타를 전송한다. 데이타전송지시신호 øTSD는 SRAM 부분에서 DRAM 부분으로의 데이타전송을 지시하고, 한편 데이타전송지시신호 øTDS는 DRAM 부분에서 SRAM 부분으로 데이타전송을 지시한다.
제14도는 쌍방향전송게이트 BTG의 구성예를 표시한다.
제1도에서, 쌍방향전송게이트 BTG(BTGa 혹은 BTGb)는 데이타지시신호 øTSD에 응답하여 활성화되고 SRAM 비트선쌍 SBL상의 데이타를 전역 I/O선쌍 GIO에 전달시키는 구동회로 DR1과, 데이타전송지시신호 øTDS에 응답하여 활성화되고 전역 I/O선쌍 GIO상 데이타를 SRAM 비트선쌍 SBL에 전달시키는 구동회로 DR2로 구성된다.
구동회로 DR1 및 DR2는 데이타전송 지시신호 øTSD 및 øTDS가 불활성상태의 경우 출력고임피던스(outut high impedance)상태로 설정된다.
제15도는 데이타가 DRAM 어레이에서 SRAM 어레이로 전송되는 겅우의 동작을 표시하는 신호파형도이다. DRAM어레이에서 SRAM어레이로의 데이타전송동작을 제13도~제15도에 의하여 설명한다.
프리차지 지시신호 EQ가 t1이전에 활성상태의 "H"인 동안 감지증폭기활성화신호 øSAN,øSAP, 로컬선쌍 LTO 및 전역 I/O선쌍 GIO는 각각 Vcc/2의 프리차지 전위에 유지된다. 이때 프리차지는 이퀼라이즈회로 PE가 활성화되고 DRAM 비트선쌍 DBL를 Vcc2(=Vb1)의 프리차지 전위로 프리차지하고 비트선 BL/BL의 전위를 균등화한다.
프리차지 지시신호 øEQ가 t1에서 하강하면은 프리차지 이퀼라이즈회로 PE와 이퀼라이즈 트랜지스터 TEQ는 불활성상태가 된다.
따라서, 감지증폭기 구동신호선 øSAN 및 /øSAP의 이퀼라이즈동작은 종료되고 DRAM 비트선쌍 DBL의 이퀼라이즈/프리차지 동작은 정지되며, DRAM 비트선쌍 DBL 및 감지증폭기 구동신호선 øSAN 및 /øSAP는 중간전위 Vcc/2(Vss=OV)의 부동(floating)상태에 설정된다.
이후, 외부로부터 부여된 주소에 의하여 행해독기(14)(제12도 참조)에 의한 행선택 동작이 수행하고, 시각 t2에서 DRAM 어레이(1)(제12도참조)의 하나의 워드선 DWL이 선택되면 선택된 워드선 DWL의 전위가 "H"로 상승한다. 선택된 워드선 DWL에 접속된 1행의 메모리셀은 대응 DRAM 비트선쌍 DBL(DRAM 비트선 BL 또는 /BL)에 접속되고 각 DRAM 비트선의 전위는 이에 접속된 메모리셀의 데이타에 따라서 변화한다.
제15도에서는 전위 "H"를 기억하는 메모리셀이 선택된 경우의 DRAM 비트선쌍 DBL의 전위변화를 표시하고 있다.
시각 t3에서는 감지증폭기 활성화신호φSANE가 접V지전위 Vss로부터 동작전원전위 Vcc레벨로 상승하고, 감지증폭기 활성화회로 SAK의 트랜지스터 TR2가 "온"된다.
이에 따라, DRAM 감지증폭기 DAS내의 제2감지증폭기부분이 활성화되고, DRAM 비트선쌍 DBL의 저전위축 비트선은 접지전위 GND 레벨로 방전된다.
시각 t4에서는, 감지증폭기활성화신호 /φSAPE가 전위 Vcc에서 접지전위 GND 레벨로 하강하고, 감지증폭기활성회로 SAK가 "온"된다. 이에 따라, DRAM 감지증폭기 DAS의 제1감지증폭기부분 PDSA가 활성화되고, DRAM 비트선쌍, DBL의 고전위비트선이 동작전원전위 Vcc 레벨로 충전된다.
시각 t5에서는, DRAM 열해독기(15)(제12도 참조)로부터 열선택신호에 의하여 각 열블록에서 하나의 열선택선 CSL이 선택되고 선택된 열선택선 CSL의 전위가 "H"로 상승한다. 이에 따라, 2쌍의 DRAM 비트선쌍 DBL은 열선택게이트 CSG를 통하여 로컬 I/O선쌍(LIOa 및 LIOb)에 접속된다. 이 결과, 선택된 DRAM 비트선쌍 DBL의 전위는 로컬 I/O선쌍 LIO에 전달되고, 로컬 I/O선쌍의 전위는 전달된 데이타에 따라 프리차지 전위 Vcc/2로부터 변화한다.
시각 t6에서는, 블록활성화신호 øBA가 선택된 행블록에 대하여만 "H"로 상승하고, I/O게이트 IOG가 "온"된다. 이에 따라, 로컬 I/O선쌍 LIO상의 신호전위가 전역 I/O선쌍 GIO에 전달된다.
여기서, 선택된 행블록이란 선택된 워드선 DWL를 포함하는 행블록을 뜻한다.
선택된 행블록의 지정은 예를들면 DRAM 워드선 선택에 사용되는 행주소의 상위 2비트를 해독함으로써 이뤄진다.
이와같은 블록 분할동작에 의하여 전류소비를 감소시킬 수 있다.
한편 SRAM에서는, 행선택동작은 시각 tsl에서 SRAM 행해독기(21)(제21도 참조)에 의하여 수행되고, SRAM 어레이에서 하나의 SRAM 워드선 SWL이 선택되며, 선택된 워드선 SWL의 전위를 "H"로 상승시킨다. DRAM의 행선택동작 및 SRAM의 행선택동작은 동기적인 방식으로 수행된다. SRAM 워드선 SWL에 접속된 SRAM 셀의 데이타는 대응하는 SRAM 비트선쌍 SBL에 전달된다. 이에 따라, SRAM 비트선쌍 SBL의 전위는 프리차지전위 Vcc/2에서 대응 SRAM 셀에 기억된 정보에 대응한 전위로 변화한다.
시각 t7에서, 데이타전송지시 신호φTDS가 "H로 되어 일정기간 유지된다.
시각 t7 이전에는 DRAM 셀의 데이타는 이미 전역 I/O선쌍 GIO에 전달되어 있으며, SRAM 셀은 SRAM 비트선쌍 SBL에 접속되어 있다. 데이타 전송지시신호φTDS에 응답하여 쌍방향전송게이트 BTG가 활성화되고 전역 I/O선쌍 GIO상의 신호전위가 대응하는 SRAM 비트선쌍 SBL로 전달된다.
이에 따라 데이타가 DRAM 셀에서 SRAM 셀로 전달된다.
데이타 전송지시신호φTDS가 활성화되는 시각 t7이 블록활성화신호φBA가 상승하는 시각 t6 및 SRAM 워드선 SWL이 선택되는 시각 tsl 이후인 경우는 시각 tsl 및 시각 t1~t6의 전후관계는 임의이다.
이 사이클에서는 SRAM에서는 DRAM으로의 전송을 지시하는 데이타전송지시신호φTSD가 불활성상태 즉 "L"에 유지된다.
시각 t8에서는, 선택된 DRAM 워드선 DWL의 전위가 시각 ts2에서 "L"로 하강하고, 선택된 SRAM 워드선 SWL의 전위가 "L"로 하강하며, 각종 신호가 초기 상태로 복귀함으로써 DRAM에서 SRAM으로의 데이타 전송사이클의 종료된다. 상술한 바와 같이 DRAM 열해독기(15)(제12도 참조)는 각 열블록(12)에서 하나의 열선택선 CSL를 선택한다.
하나의 열선택선 CSL는 2쌍의 DRAM 비트선상 DBL를 선택한다.
DRAM에서 SRAM으로의 데이타전송은 병렬의 열블록에 의하여 수행된다.
그러므로 이 도면에 표시한 실시예에서의 16비트의 데이타가 일괄하여 전송된다. 이 관계는 2쌍의 DRAM 비트선이 각 열블록에서 선택되는 8열블록의 구성으로 실현된다.
일괄하여 전송되는 데이타의 비트수는 일시에 선택되는 DRAM 비트선쌍의 수 혹은 열블록수에 대응하여 변화한다. 그러므로 적절한 크기의 블록사이즈를 설정할 수 있다.
제15도에 표시한 바와같이 신호 DWL를 구동하는 DRAM 워드선이 대략 시간 t8에서 불활성상태의 "L"로 하강시, 이에 응답하여 데이타전송지시신호φTDS가 "L"로 하강한다. 이 시각 t8에서, 로컬 I/O 선쌍 LIO는 SRAM 비트선쌍 SBL로부터 분리되고 DRAM 어레이 및 SRAM이 전기적으로 분리된다. 시각 t8후 DRAM 부분과 SRAM 부분은 서로 독립적으로 작동된다. 그러므로 시각 t8에서 데이타전송지시신호φTDS가 불활성상태로 되었을 때 DRAM 어레이의 워드선구동신호 DWL은 계속 활성상태 즉 "H"로 유지된다. 이때 DRAM은 새로이 외부로 접근할 수 없으나 SRAM 어레이는 접근이 가능하다.
제16도는 SRAM에서 DRAM으로의 데이타전송시의 동작을 표시하는 신호파형된다.
SRAM에서 DRAM으로의 데이타전송동작을 제13도~제16도에 의하여 설명한다.
시각 t1에서 t6까지의 DRAM 부분동작은 제15도에 표시한 DRAM에서 SRAM으로의 데이타전송시와 동일한다. SRAM 부분의 동작에 있어서도 SRAM 워드선 SWL의 전위가 제15도의 신호파형도와 같이 시각 tsl에서 "H"로 상승한다. 시각 tsl 및 시각 t6 후 즉 DRAM 비트선쌍 DBL이 전역 I/O 선쌍 GIO에 접속되고, SRAM 셀(SMC)이 SRAM 비트선쌍 SBL에 접속된 후 시각 t7 이후 일정기간 데이타전송 지시신호φTDS가 활성화되고 "H"로 상승한다. 이에 응답하여 쌍방향전송게이트 BGL는 활성화되어서 SRAM 비트선쌍 SBL상의 신호를 I/O 선쌍 GIO(GIOa, GIOb) 및 로컬 I/O 선쌍 LIO( LIOa, LIOb)를 통하여 DRAM의 비트선쌍 DBL로 전달된다.
이에 따라, 선택된 DRAM 비트선쌍 DBL에 접속되는 DRAM 셀 데이타가 재기록된다. 즉 SRAM 셀의 데이타는 DRAM 셀로 전송된다. SRAM 어레이에서 DRAM 어레이로의 데이타전송사이클중에는 데이타전송지시신호φTDS가 불활성 상태의 "L"로 유지된다.
이 방식에 있어서, 신호φTDS 및φTSD를 순차적으로 활성상태로 설정함으로써 SRAM에서 DRAM으로 그리고 DRAM에서 SRAM으로의 데이타전송을 매핑타이프에 관계없이 용이하게 실행할 수 있다.
제17도는 이 발명의 다른 실시예에 의한 반도체기억장치의 어레이의 레이아우트 표시도이다. 제17도에 표시된 CDRAM은 4M 비트 DRAM 어레이 및 16K 비트 SRAM 어레이를 포함한다. 더 구체적으로 말하면 제17도의 CDRAM은 제12도에 표시한 CDRAM 4개를 포함한다.
제17도에서, CDRAM은 1M비트의 기억용량을 각각 가진 4개의 메모리 매트 (mat) MM1, MM2, MM3 및 MM4를 포함한다. 각 DRAM 메모리 매트 MM1~MM4를 포함한다. 각 DRAM 메모리 매트 MM1~MM4는 1024행(워드선)×512열(비트선쌍)의 메모리셀 배치를 포함한다.
각 DRAM 메모리매트 MM1~MM4는 128일(비트선쌍)×256행(워드선)의 구성을 가진 32메모리블록 MB로 분할된다.
하나의 메모리매트 MM는 행방향으로 4메모리블록과 열방향으로 8블록에 분할된다. 제17도에 표시한 바와같이, 제12도의 DRAM 배치와 달리 1M 비트 메모리매트는 열방향으로 8분할 그리고 행방향 4분할하는 것은 후술하는 바와같이 장방향패키지내에 수납하기 위한 것이다. 메모리블록 MB의 열방향 중앙부에 DRAM용 감지증폭기 DSA 및 열선택게이트 CSG가 각 비트선쌍 DBL에 대응하여 배치된다. 메모리블록 MB는 감지증폭기 DSA 및 열선택게이트 CSG를 중심으로 하여 상부 메모리블록 UNB 및 하부 메모리블록 LMB로 분할된다.
동작시에는 상부 메모리블록 UMB 혹은 하부 메모리블록 LMB 중 한쪽이 감지증폭기 DSA 및 선택된 게이트 CSG에 접속된다. 감지증폭기 DSA 및 열선택게이트 CSG에 상부 메모리블록 UMB와 하부 메모리블록 LMN중 어느쪽을 접속할 것인가는 주소에 의하여 결정된다. 하나의 메모리블록 MB를 상하 2개의 메모리 블록 UMB 및 LMB로 분할하고 2개의 블록중 하나를 감지증폭기 DSA 및 열선택게이트 CSG에 접속하는 구성은 4M 비트 이상의 기억용량을 가진 공유감지증폭기 구성의 DRAM에 일반적으로 사용된다.
하나의 메모리매트 MM는 2개의 활성화구분 AS를 포함한다. 하나의 워드선이 하나의 활성화구분에서 선택된다. 제5도에 표시한 구성과 달리, 하나의 워드선이 2개로 분할되어 제17도 구성의 각 활성화구분에 배당된다. 즉 하나의 메모리매트 MM의 하나의 워드선을 선택하는 것은 각 활성화구분 AS에서 하나의 워드선을 선택하는 것과 같다.
반도체장치(CDRAM)는 또한 4개의 DRAM 메모리매트 MM1~MM4의 각각으로부터 하나의 워드선을 선택하기 위한 4개의 DRAM 행해독기 DRD1, DRD2, DRD3 및 DRD4를 구비한다. 그러므로 제17도의 CDRAM에서는 일시에 4개의 워드선이 선택된다. DRAM 행해독기 DRD2는 메모리 매트 MM1 및 MM2의 하부 활성화구분 AS로부터 1행을 선택한다. DRAM 행해독기 DRD3 및 DRD4는 각각 DRAM 메모리매트 MM3 및 MM4의 상부활성화구분 AS 및 하부활성화구분 AS으로부터 1행을 선택한다.
CDRAM은 또한 DRAM의 각 메모리 매트 MM1~MM4의 열블록으로부터 2열(비트선쌍)을 선택하기 위한 DRAM 열해독기 DCD를 구성한다.
이 DRAM 열해독기 DCD로부터의 열선택신호는 제12도에 표시한 열선택선 CSL으로 전달된다. 이 열선택선 CSL는 상하부 활성화구분 AS에 의하여 공유되도록 뻗어 있다. 그러므로 제17도에 표시한 구성에서 DRAM 열해독기 DCD로부터의 열선택신호에 의하여 하나의 열블록(제17도에서 열방향으로 분할된 8개의 메모리블록으로 된 블록)으로부터 4열이 선택된다.
열해독기 DCD에 의하여 선택된 열은 대응하는 전역 I/O 선쌍 GIO에 접속된다.
2쌍의 전역 I/O선 GIO는 하나의 활성화구분의 각 열블록에 열방향으로 뻗어 있다. 각 열블록에서 저역 I/O 선쌍 GIO 및 로컬 I/O 선쌍 LIO간의 접속에 관하여는 후에 상세히 설명한다.
제17도에 표시한 CDRAM은 또한 4K 비트 용량의 SRAM 셀로 각각 형성된 SRAM 어레이 블록 SMA1~SMA4를 포함한다. SRAM용 해독기 SRD1 및 SRD2는 2개의 SRAM 어레이블록에 공용되도록 양자의 중간부분에 설치된다. SRAM 행해독기 SKD1은 SRAM 어레이 블록 SMA1 및 SMA3에 의하여 공용된다.
SRAM 행해독기 SRD2는 SRAM 어레이블록 SMA2 및 SMA4에 의하여 공용된다. SRAM 어레이블록 SMA의 상세한 구성에 관하여는 후에 상술한다.
CDRAM은 데이타의 입출력을 4비트단위로 실행하기 위하여 4개의 입출력버퍼회로 IOB1, IOB2, IOB3 및 IOB4를 포함한다. 입출력버퍼회로 IOB1~IOB4는 공통의 데이타버스(내부 데이타버스)를 통하여 SRAM용 감지증폭기 및 열해독기의 블록 SCDA에 각각 접속된다. 제17도의 구성에서는 데이타의 입출력이 SRAM용 감지증폭기 및 열해독기의 블록 SCDA를 통하여 실행되는 것으로 표시되어 있으나 이 데이타입출력은 쌍방향전송게이트 BTG 부분을 통하여 실행할 수도 있다.
동작시에 있어서는, 각 활성화구분 AS에서 하나의 워드선이 선택된다. 선택된 워드선이 포함된 행블록만이 활성화되며 다른 행블록은 프리차지상태로 유지된다.
선택된 행블록에서, 선택된 워드선을 포함하는 소블록 UMB(또는 LNB)만이 DRAM용 감지증폭기 DSA 및 열선택게이트 CSG에 접속되며 선택된 블록중 다른 소메모리블록 LMB(또는 UMB)는 DRAM 용 감지증폭기 및 열선택게이트 CSG에서 분리된다.
따라서, 전체적으로 1/8 비트선의 활성화(충방전)가 이루어진다.
이와같은 분할동작에 의하여 비트선의 충방전에 따른 전력소비는 저감할 수가 있다. 또 하나의 메모리블록 MB를 상부 메모리블록 UNB 및 하부 메모리블록 LMB로 분할하고 감진증폭기 DSA를 그 중앙부에 배치함으로써 비트선을 단축시킬 수 있으며 비트선용량 Cb와 메모리 콘덴서용량 Cs의 Cb/Cs를 감축할 수 있어 충분한 판독전압을 고속으로 얻을 수가 있다.
각 활성화구분 AS에서는 행방향의 4개의 소블록 UNB(혹은 LMB)의 감지동작이 이루어진다. 각 활성화구분 AS에서 2쌍의 비트선이 DRAM 열해독기 DCD로부터의 열선택신호에 의하여 하나의 열블록에서 선택된다. 각 활성화구분 AS의 열블록에 의하여 공유되도록 전역 I/O 선쌍 GIO가 열방향으로 뻗어 있다. 각 활성화구분 AS에서 2쌍의 비트선이 각 열블록으로부터 선택되어 대응하는 2쌍의 전역 I/O 선 GIO에 접속된다. 4쌍의 전역 I/O 선 GIO가 쌍방향전송게이트 BTG에 접속된다.
하나의 메모리매트 MM에 대하여 4개의 쌍방향전송게이트 BTG가 설치된다. 따라서, 16쌍의 전역 I/O선 GIO가 하나의 메모리매트 MM로부터 대응하는 SRAM 어레이의 SRAM 비트선상 SBL에 접속될 수 있다.
다음은 이 전역 I/O 선의 레이아우트에 관하여 설명한다. 제18도는 하나의 메모리매트에대한 전역 I/O 선의 배치도이다.
제18도에서, 전역 I/O 선쌍 GIO는 상부 활성화구분 UAS에 대하여 설치된 상부 전역 I/O 선쌍 UGIO와 하부활성화구분 LAS에 대하여 설치된 하부전역 I/O 선쌍 LGIO를 포함한다. 상부전역 I/O 선쌍 UGIO 및 하부전역 I/O 선쌍 LGIO는 평행으로 배치된다. 따라서 하부 전역 I/O 선쌍 GIO는 상부활성화구분 UAS를 통과하나, 상부 활성화구분 UAS 내의 로컬 I/O 선쌍 LIO에 접속되지 않는다. 전역 I/O 선쌍 GIO 및 로컬 I/O 선쌍 LIO는 블록선택스위치인 IO 게이트 IOG를 통하여 접속된다.
선택된 워드선이 포함된 행블록에 설치되는 IO 게이트 IOG 만이 선택신호ΦBA에 의하여 "온"되고 대응하는 로컬 I/O 선쌍 LIO를 대응하는 전역 I/O 선쌍 GIO에 접속한다.
DRAM 감지증폭기 DSA 및 열선택게이트 CSG가 메모리블록 MB의 열방향 중앙부에 배치되므로 로컬 I/O 선쌍 LIO가 메모리블록 MB의 열방향 중앙부에 행방향을 따라 배치된다. 인접열블록간에는 열방향으로 워드선 션트영역 WSR이 설치되어 있다.
이 워드선 션트영역 WSR는 비교적 고저항의 폴리실리콘으로 형성된 워드선과 저저항의 알루미늄 배선간의 접촉을 제공하기 위해 사용된다. 이 워드선 션트영역에 관하여 간단히 설명한다.
제19도는 DRAM 셀에 포함되는 선택트랜지스터 QO(제3도 참조)의 단면구조도이다.
제19도에서, 선택트랜지스터 QO는 반도체기판 SUB 표면에 형성된 불순물영역 IPR과, 이 하나의 불순물영역 IPR에 접속된 비트선 BL와, 2개의 불순물영역 IPR 사이의 반도체기판 표면상에 형성된 폴리실리콘층 PL를 포함한다.
폴리실리콘층 PL에 워드선 구동신호 DWL(신호선과 이선상에 전송되는 신호가 동일 도면부호로 표시됨)가 폴리실리콘층 PL에 전달되면 불순물영역 IPR가 반도체기판의 표면에 채널이 형성되고 선택트랜지스터 QO가 "온"상태로 된다.
워드선 DWL이 고저항이면은 폴리실리콘의 저항으로 인하여 신호지연이 발생한다. 워드선 DWL의 저항을 감소시키기 위하여 저저항의 알루미늄배선 AL를 폴리실리콘층 PL에 평행하게 설치된다. 이 알루미늄배선 AL과 폴리실리콘층 PL를 적절한 간격에 의하여 주기적으로 접속함으로써 워드선 DWL의 저항을 저하시킬 수 있다.
알루미늄배선 AL는 비트선 BL의 상층에 형성된다.
따라서, 폴리실리콘층 PL와 알루미늄배선 AL간의 접촉을 제공하는 영역은 비트선 BL이 없는 영역 즉 메모리셀이 배치안된 영역에 설치되어야 한다. 이를 위하여 워드선 션트영역은 열블록간에 설치된다. 이 접속방법을 제20도에 표시한다. 제20도에서, 저저하의 알루미늄배선 AL은 워드선이 되는 비교적 고저항의 폴리실리콘층 PL에 평행으로 설치된다. 워드선 구동신호 DWL은 알루미늄배선 AL에 전달된다. 알루미늄배선 AL 및 폴리실리콘층 PL이 워드선 션트영역 WSR의 접촉영역 CNT에 의하여 주기적으로 서로 접속된다. 이와 같이 알루미늄배선 AL 및 폴리실리콘층 PL간의 접촉이 접촉영역 CNT을 통하여 주기적으로 이루어짐으로써 폴리실리콘층 PL의 저항을 효율적으로 저하시킬 수 있다.
이 때문에 워드선이 설사 길다하여도 워드선구동신호 WL가 고속으로 워드선 종단에 전달될 수 있다.
제21도는 전역 I/O 선 및 열선택선 CSL의 레이아우트를 개략적으로 표시한다. 제21도에서, 2개의 메모리블록 MB에 대한 이들의 레이아우트만이 표시되어 있다. 전역 I/O 선쌍 GIO는 워드선션트영역 WSR에 배치된다. DRAM 워드선 DWL은 전역 I/O 선쌍 GIO과 직교하는 방향에 배치된다. 알루미늄배선 AL 및 폴리실리콘층 PL은 서로 평행하며 배치되며 이 평면도에서는 서로 중첩되기 때문에 동일 워드선 DWL으로 표시되어 있다. DRAM 열해독기로부터의 열선택신호를 전달하는 열선택선 CSL는 DRAM 워드선 DWL에 직교하는 방향에 배치된다.
DRAM의 비트선쌍 DBL이 이 레이아우트에 표시되지 않았으나 이 비트선쌍은 열선택선 CSL에 평행으로 배치된다. DRAM 워드선 DWL용 알루미늄배선 AL(제20도 참조)은 제1층 알루미늄 배선에 의하여 구성된다. 열선택선 CSL은 제2층 알루미늄 배선에 의하여 구동된다.
전역 I/O선은 열선택선 CSL과 동일층의 알루미늄배선에 의하여 구성된다. 워드선 션트영역 WSR에 전역 I/O 선쌍 GIO를 설치함으로써 DRAM 어레이와 쌍방향전송게이트를 접속하기 위한 I/O 선을 로컬 I/O 선과 전역 I/O 선의 계층구조로 하여도 칩면적이 증대되지 않는다.
제22도는 제11도에 표시한 SRAM 어레이블록 256 SMA의 구성을 개략적으로 표시한다.
제22도에서, SRAM 어레이블록 SMA는 16쌍의 비트선 SBL 및 SRAM 워드선 SWL를 포함한다. SRAM 셀 SMC는 SRAM 비트선쌍 SBL 및 SRAM 워드선 SWL의 교점에 배치된다.
제17도에 표시한 바와같이 장방향칩 레이아우트에 의한 SRAM 어레이블록이 되도록 SRAM 비트선쌍 SBL는 DRAM 어레이의 행방향으로 배치되고 SRAM 워드선 SWL는 DRAM 어레이의 열방향으로 배치된다. SRAM 워드선 SWL는 SRAM 행해독기 SRD에 접속된다.
SAM 비트선쌍 SBL는 쌍방향전송게이트 BTG를 통하여 전역 I/O 선쌍 GIO에 접속할 필요가 있다. 따라서 SRAM 비트선쌍 SBL을 제22도와 같이 하측(혹은 제22도의 상측 : 메모리어레이의 배치에 의하여 결정)의 쌍방향전송게이트 BTG에 접속되어야 한다. 이를 위하여 제22도의 구성에서, SRAM 비트선의 인출선 SBLT가 SRAM 워드선 SWL에 평행으로 배치된다. SRAM 비트선의 인출선 SBLT 수는 SRAM 어레이블록 SAM의 비트선쌍 SBL 수와 동일하며 각각이 대응하는 SRAM 비트선쌍 SBL에 접속된다. 이 SRAM 비트선의 인출선 SBLT가 SRAM 워드선 SWL와 동일한 배선층에 의해 구성되면 SRAM 비트선의 인출선 SBLT는 추가적인 제조공정에 의하여 형성되는 새로운 배선층의 설치없이 용이하게 실현할 수 있다.
SRAM 행해독기 SRD는 SRAM 용 행주소를 해독하여 256 SRAM 워드선 SWL 중 하나를 선택한다.
선택된 SRAM 워드선 SWL에 접속된 16비트의 SRAM 셀 SMC가 각각 대응하는 SRAM 비트선쌍 SBL 및 SRAM 비트선의 인출선 SBLT에 접속된다. 데이타전송시에는 비트선의 인출선 SBLT는 쌍방향전송게이트 BTG를 통하여 전역 I/O 선쌍 GIO에 접속된다.
제18도및 제22도에 표시한 레이아우트를 사용함으로써 제17도와 같이 DRAM 어레이를 도면의 상하로 분할하여 배치하고 상하 DRAM 어레이블록간에 SRAM 어레이를 집중배치하며 또한 반도체기억장치(칩)의 중앙부에 형성된 SRAM 어레이 근방에 입출력 버퍼회로 IOB1~IOB4가 설치된다.
이와같이 칩중앙부에 SRAM 어레이를 집중적으로 배치하고 이 칩중앙부 근방에서 데이타를 입출력하는 구조는 아래에 설명한 바와 같이 CDRAM에 적합하다. CDRAM 가장 중요한 특성은 캐쉬레지스터로의 고속접근이다. 캐쉬레지스터로서 작용하는 SRAM 어레이를 장치외부와의 데이타 입출력을 행하는 입출력버퍼에 근접하여 배치하는 것은 신호선의 길이를 단축시키게 되고 데이타의 고속입출력을 가능하게 하므로 고속 접근 요구를 충족시킨다. SRAM 어레이를 집중적으로 중앙부에 배치함으로써 SRAM 셀을 선택하기 위한 주소선을 단축시킬 수 있다. 주소선을 단축시키게 되면 이 주소선의 배선저항 및 기생용량을 감소시킬 수 있어, 고속으로 SRAM 셀을 선택할 수 있으며 따라서 캐쉬레지스터로의 고속 접근에 적합하다.
제17도의 구조에 있어서, DRAM 어레이와 SRAM 어레이를 접속하는 배선이 길게 되어 DRAM 어레이와 SRAM 어레이간의 데이타전송 속도가 저하될 수 있다.
그러나 캐쉬미스(미스힛)가 발생하는 경우에만 DRAM 어레이와 SRAM 어레이간에 데이타전송이 이루어지며 이 경우에는 표준 DRAM의 접근속도정도로 낮아도 충분하고 이 접근속도의 증가가 크게 요구되지 않으므로 실용상 문제가 없다.
제23도 이 발명에 의한 CDRAM을 수납하는 패키지의 핀배치의 일예를 표시한다.
CDRAM은 리드(lead)피치 0.8㎜, 칩길이 18.4㎜, 44핀의 300mil TSOP(Thin small outline Package)의 타이프 Ⅱ에 수납된다. 이 CDRAM은 그 종류의 데이타입출력방식 즉 D/Q 분리 및 마스크(masked) 기록이 있다. D/Q 분리는 기록데이타 D와 출력데이타 Q를 별도의 핀을 통하여 입출력하는 방식이며 마스크기록은 기록데이타 D 및 출력판독데이타 Q를 동일핀단자를 통하여 출력하고 외부로부터 데이타의 기록을 마스크할 수 있는 동작모드이다.
전원전압을 CDRAM에 효과적으로 공급하고 전원배선의 레이아우트를 용이하게 하기 위하여 전원전위 Vcc 및 Gnd에 대하여 각각 3핀이 설치된다.
구체적으로 말하면 외부로부터의 전원전위 Vcc는 핀번호 1,11 및 22의 핀에 공급된다. 핀1,11 및 33의 핀에 공급되는 전원위 Vcc는 동작전원전위 Vcc와 동일한 전압치라도 된다.
또한 편 1,11 및 33의 핀에 공급되는 외부전원전위 Vcc는 동작전원전위를 공급하는 장치내에서 강압시켜도 된다. 집지전원 Gnd는 핀번호 12,22 및 34에 공급된다.
핀번호 11,12,13 및 34의 파워핀은 SRAM에 사용되고 핀번호 1 및 22의 파워핀은 DRAM에 사용된다. SRAM용 주소 Ac0~Ac11은 핀번호 6~8, 15~17, 28~30 및 37~39의 핀에 주어진다. DRAM용 주소 Aa0~Aa9는 핀단자번호 2,3,19~21, 24~26 및 42~43에 주어진다. 특정모드를 지정하는 지령 주소 Ar0 및 Ar1은 후술하겠지만 핀번호 2 및 3의 핀에도 주어진다.
캐쉬접근금지를 표시하는 캐쉬금지신호 CI#는 번호4의 핀단자에 주어진다. 캐쉬금지신호 CI#가 "L"에 설정될때 SRAM 어레이로의 접근이 금지되고, DRAM 어레이로의 직접 접근(어레이접근)이 가능하게 된다.
데이타기록모드를 표시하는 기록가능신호 W#는 핀5에 주어진다. 이 칩이 선택되었음을 나타내는 칩선택신호 E#는 핀번호 18의 핀에 주어진다.
특정모드를 지정하는 지령레지스터지시신호 CR#는 핀번호 18의 핀에 주어진다. 지령레지스터지시신호 CR#01"L"일때, 핀번호 2 및 3의 핀에 주어진 지령주소 Ar0 및 Ar1가 유효로 되어 특수모드의 설정이 가능하게 된다.
캐쉬힛을 표시하는 캐쉬힛신호 CH#는 핀번호 27의 핀에 주어진다.
캐쉬힛신호 CH#가 "L"이면은 캐쉬(SRAM)로의 접근이 가능하다.
출력모드를 K는 핀번호 41의 핀에 주어진다. 희생지시신호 REF#가 "L"가 되면은 그 사이클에서 DRAM 어레이의 자동회생이 내부에서 수행된다.
2종류의 상이한 동작모드 즉 D/Q 분리 및 마스크기록에 의하여 상이한 데이타가 핀번호 9,10,13,14,31,32,35 및 36의 핀에 주어진다. D/Q 분리 및 마스크기록의 동작모드는 지령레지스터에 의하여 설정된다(후술).
마스크기록모드에서는, 핀번호10,13,32 및35의 핀은 데이타입출력을 공통으로 실행하기 위한 공통데이타 입출력단자로서 사용된다. 핀번호 9,14,31 및 36의 핀은 어느 입출력 핀에 주어진 어느 데이타를 마스크할 것인가를 표시하는 마스크 기록지시데이타 M0,M1,M2 및 M3를 각각 수신한다. D/Q 분리모드에서는 핀번호 9,14,31 및 36이 기록데이타 D0,D1,D2 및 D3를 입력하기 위한 핀으로 사용된다. 핀번호 10,13,32, 및 35는 판독데이타 Q0,Q1,Q2 및 Q3를 출력하기 위한 데이타출력핀으로서 사용된다.
SRAM 주소 Ac0~Ac11에 대하여는 행과 열의 주소가 비다중화(non-multiplexed) 방식으로 동시에 주어진다. DRAM 주소(어레이 주소)Aa0~Aa9대하여는 행 및 열의 주소가 다중화방식으로 주어진다.
제17도의 핀배치에 있어서 표준 DRAM에서 통상 사용되고 있는 행주소스트로브신호/DAS 및 열주소스트로브신호/CAS는 사용되지 않는다. 이 발명에 의한 CDRAM에 있어서는 외부로부터의 클럭 K의 상승에지에 응답하여 제어신호 및 데이타의 입력이 실행된다.
제24도는 쌍방향전송게이트(210)과 내부공통데이타선(251)의 접속방향에 대한 일예를 표시한 것이다.
제24도에서, SRAM 입출력게이트(301)는 SRAM 감지증폭기 SSA와, SRAM 어레이로의 데이타기록시에 활성화 되고 내부데이타선(251a)상의 데이타를 대응하는 대응의 SRAM 비트선쌍 SBL로 전달하는 기록회의 WR1를 포함한다. SRAM 비트선쌍 SBL는 SRAM 감지증폭기 SSA 및 SRAM 열선택게이트(302)를 통하여 내부데이터선(215a)에 접속된다. SRAM 열해독기블록(203)으로부터의 SRAM 열선택신호 SYL이 SRAM 선택게이트(302)에 주어진다. 이에 따라, 한쌍의 SRAM 비트선쌍 SBL만이 내부데이타선(251a)에 접속된다.
제11도에 표시한 내부데이타선(251)은 4비트의 데이타를 전송하며 1비트에 대응하는 내부데이타선만이 제24도에 표시되어 있다.
CDRAM은 또한 어레이접근을 가능하게 하기 위하여 캐쉬금지신호 CI와 DRAM 열선택신호 DY간의 논리적신호에 응답하여 전역 I/O 선쌍 GIO를 내부데이타선(251a)에 접속하는 접근스위칭회로(310)를 포함한다. 접근스위칭회로(310)와 쌍방향전송게이트 BTG는 전송게이트회로블록(305)에 포함된다. DRAM의 열선택신호 DYi는 예를들면 열주소의 하위 4비트를 해독하여 발생된다.
구체적으로 말하면 16쌍의 I/O 선 GIO가 하나의 DRAM 기억매트(용량 1M비트)에 설치된다.
어레이접근의 경우에는, 이들로부터 한쌍만을 선택할 필요가 있다. 이때문에 열선택신호 DYi는 DRAM용 열주소의 하위 4비트를 해독함으로써 발생된다.
접근스위칭회로(310)는 단지 전역 I/O 선쌍 GIO를 내부데이타선(251a)에 연결할 뿐이며, 쌍방향전송게이트 BTG 내에서 각각 대응하는 신호선에 접속이 이루어진다.
SRAM 감지증폭기 SSA를 통하여 내부데이타선(251a)에 I/O 선쌍 GIO를 접속하는 구성은 접근스위칭회로(310)의 설치없이 어레이접근을 실현하는데 사용할 수도 있다. 이때, SRAM 선택게이트(302)에 인가되는 열선택 신호 DRAM에 대한 열주소에 주어지는 선택신호가 된다.
이는 신호 CI에 의하여 열선택신호를 다중화하는 회로에 의하여 실현할 수 있다. 이 다중화회로는 신호 CI가 활성화될때 DRAM 용의 열선택신호를 SRAM 선택게이트로 준다. SRAM에서, SRAM 감지증폭기 SSA가 각 SRAM 비트선쌍 SBL에 각각 설치된다.
그러나 통상적인 SRAM과 같이 1블록이 SRAM 비트선쌍에 대하여 하나의 SRAM 감지증폭기를 설치하여도 된다. 단, 각 SRAM 비트선 SBL 각각에 대하여 SRAM 감지증폭기가 설치되는 경우는 더욱 확실하고 고속으로 데이타를 출력할 수가 있다. 만약 SRAM 감지증폭기 SSA가 DRAM 감지증폭기와 같은 구성이면은 기록회로 SRI를 설치할 필요가 없다.
제25도는 입출력회로(274)에서의 D/Q 분리를 실현하기 위한 구성을 표시한다. 제25도에서, 입출력회로(274)는 내부출력가능신호 G에 응답하여 활성화되고 내부데이타선(251a)상의 내부출력가능신호 Q를 발생하는 출력버퍼(320)와, 내부기록지시신호 W에 응답하여 활성화되고 외부기록데이타 D로부터 내부기록데이타를 생성하여 이것을 내부데이타선(251a)으로 전달하는 입력버퍼(322)와, 그리고 지령레지스터(270)으로부터의 D/Q 분리지시비트 CMa에 응답하여 출력버퍼(320)로부터의 출력 및 입력버퍼(322)의 입력을 단락하는 스위치회로(324)를 포함된다.
D/Q 분리지시비트 CMa는 지령레지스터(270)에서 발생되는 특수모드지정지령 CM에 포함된다. 스위치회로(324)가 도통상태로 되면 데이타의 입출력은 동일핀을 통하여 실행된다. 스위치회로(324)가 "오프" 상태로 되면 데이타의 입출력은 별도의 핀을 통하여 실행된다.
제25도에는 1비트의 데이타입출력에 관한 구성만이 표시되어 있다.
상술한 구성에 의하여 아래 특정을 가진 CDRAM을 제공할 수 있다.
(1) 이 발명에 의한 CDRAM은 메인메모리로서의 DRAM 메모리어레이와 캐쉬메모리로서의 SRAM 어레이를 1칩상에 집적하고, 이들 양 메모리는 내부공통데이타버스와는 다른 데이타전송에만 사용하는 내부버스를 통하여 서로 연결되어 있다. 따라서 DRAM 어레이와 SRAM 어레이(캐쉬)간의 블록전송은 1클록 사이클로 완료될 수 있다.
아래 설명에서 "어레이"는 DRAM어레이를 말한다.
표준 DRAM 및 표준 DRAM을 사용한 종래의 캐쉬메모리시스템에 비하여 시스템의 성능을 현저하게 개선할 수 있다.
(2) DRAM 메모리어레이 및 SRAM 어레이는 별도의 주소에 의하여 접근가능하다. 그러므로 다양한 매핑방법 예를들면 직접 매핑방법, 세트연관방법, 전연광방법을 사용할 수 있다.
(3) 이 CDRAM은 외부클럭 K에 동기하여 동작한다.
주소변화검출회로를 사용하여 내부클럭신호를 발생하는 방식등에 비하여 주소스큐(skew)등으로 인한 사이클타임의 지연을 방지할 수 있어 정확한 제어를 실현할 수 있다.
(4) 어레이주소(DRAM용 주소) Aa0~Aa9, 캐쉬주소(SRAM용 주소) Ac0~Ac11, 데이타입출력 D0~D3 또는 DQ0~DQ3, 기록가능신호 W#, 캐쉬힛신호 CH#, 칩선택신호 E#, 회생지시신호 REF# 및 지령레지스터신호 CR#과 같은 외부로부터 주어진 신호(또는 데이타)는 모두 외부클럭 K의 상승에지에서 입력한다.
(5) 어레이주소는 다중방식으로 입력되므로 이 어레이주소용 핀수를 삭감할 수 있어 CDRAM의 실장(packaging)밀도를 증가시킬 수 있다.
(6) 어레이 및 캐쉬의 주소는 서로 독립하고 있으며, 캐쉬힛과 동시에 캐쉬에 대한 접근만이 실행되어 고속의 캐쉬힛접근이 가능하다.
(7) 외부클럭 K의 타이밍에 관계없이 출력가능신호 G#에 의하여 임의의 타이밍으로 데이타를 판독할 수 있으므로 시스템에서 비동기적인 버스제어를 실행할 수 있다.
(8) 지령레지스터(27)를 사용하여서 출력사양(투명,래치,레지스터 : 이들 모드는 후술) 및 I/O 구성(입출력 핀분리,마스크 기록)을 사용자가 임의로 지정할 수 있다. 레지스터 출력방법이 사용될때 전사이클에서 지정된 주소의 출력데이타는 외부클럭 K의 상승에지에서 출현한다. 이러한 데이타출력모드는 파이프라인 용융에 적합하다. 래치출력모드에서는 전번 사이클에서 지정된 주소의 출력데이타가 무효데이타가 출력되는 타이밍으로 계속 출력된다. 그러므로 무효데이타는 전혀 출력되지 않으며 유효출력데이타만이 제공된다. 이 래치출력모드에 의하여 출력데이타를 입력하기 위한 충분한 기간을 CPU에 제공할 수 있다.
(9) 데이타기록동작은 외부클럭 K의 상승에지에서 개시되나, 이 기록은 내부타이머등에 의하여 종료된다. 그러므로 기록동작의 종료를 예를들어 외부기록가능신호 W#에 의하여 설정할 필요가 없어 시스템의 타이밍설정이 용이하게 된다.
(10) 자동회생을 지정하는 회생지시신호 REF#는 외부에서 주어진다. 이에 따라 DRAM 어레이는 소망의 타이밍으로 용이하게 자동회생될 수 있다.
(11) 상술한 바와같이, 이 발명의 CDRAM은 44핀의 30mil, TSOP 패키지의 타이프 Ⅱ에 수납할 수가 있다. 이 TSOP 패키지 타이프 Ⅱ는 고실장밀도의 시스템을 실현하는 극히 박형의 구형패키지이다.
제26도는 이 발명에 의한 CDRAM의 동작모드와 각 동작모드를 지정하는 제어신호의 상태를 일람표로 요약한 것이다. CDRAM의 동작모드는 외부제어신호 E#, CI#, CR#, W# 및 REF#의 상태의 조합에 의하여 설정된다.
제26도에서 "H"는 고레벨의 신호전위를 표시하고 "L"는 저레벨의 신호전위 표시하며, "X"전위는 임의(don't care)상태를 표시한다.
제26도에 표시한 바와같이, CDRAM의 동작모드에는 CDRAM을 대기상태로 설정하는 대기모드, CDRAM의 자동회생을 수행하는 어레이회생모드, CPU(central processing unit) 및 캐쉬(SRAM)간의 데이타전송모드, CPU와 어레이간의 데이타전송모드, 캐쉬와 어레이간의 데이타블록의 전송모드, 지령레지스터내의 특수모드 설정의 모드가 있다. 각 동작모드의 제어신호상태의 조합 및 타이밍에 대하여는 파형도에 의하여 후술한다.
제26도에서, 기록가능신호 W#가 CPU와 지령레지스터간에 데이타전송시에 "H/L"로서 표시되어 있는 것은 기록가능신호 W#는 "H" 또는 "L"로 설정되어 이 각 상태가 특수모드를 지정하는데 사용되는 것을 표시한다.
CDRAM의 동작모드는 클럭신호 K의 상승시 외부제어신호의 상태에 의하여 설정된다.
지령레지스터(제11도 270)에서 지령설정함으로써 특수모드 및 데이타입출력 핀배치를 설정할 수 있다.
제27도 및 제28도는 제11도에 표시한 지령레지스터의 내용 및 이 내용의 선택방법 표시도이다. 지령레지스터(270)는 8개의 레지스터 PR0~PR3 및 WR0~WR3를 포함한다. 기록가능신호 W#의 조합과 2비트의 지령주소 AR0 및 AR1이 이 레지스터의 선택에 사용된다. 외부클럭 K의 상승에지에서 기록가능신호 W#를 "H"로 설정함으로써 레지스터 PR0~PR3중 어느 하나가 선택된다.
레지스터 PR0은 지령주소 Ar0 및 Ar1을 0으로 설정함으로써 선택된다. 레지스터 RR1은 지령주소비트 Ar0를 "1"에 설정하고 지령주소비트 Ar1을 "0"으로 설정함으로써 선택된다. 레지스터 RR0의 선택은 마스크기록모드의 설정을 의미한다(이 마스크기록모드는 또한 default이기도 하다). 레지스터 PR1의 선택은 D/O 분리모드의 설정을 의미한다. 기록가능신호 W#이 외부클럭 K의 상승에지에서 "L"로 설정되고 지령주소 Ar0 및 Ar0을 공히 "0"으로 설정시 레지스터 WR0가 선택된다. 제28도에 표시한 바와같이 이 레지스터 WRO는 이때의 데이타입력단자 DQ0(D0)~DQ3(D3)의 데이타의 조합에 의하여 출력모드를 투명, 래치 또는 레지스터모드로 설정된다. 각 출력모드의 상세한 설명은 후술한다.
레지스터 WR0가 선택되면 입력데이타 D2 및 D3(DQ2 및 DQ3)는 공히 "0"으로 설정된다. 이 상태에서 입력데이타 D0가 "0"에 설정되고 입력데이타 D1이 임의치로 설정되면 투명출력모드가 설정된다. 입력데이타 D0가 "1"에 설정되고 입력데이타 D1 "0"에 설정되면 래치출력모드가 선택된다. 입력데이타 D0 및 D1이 공히 "1"에 설정되면 레지스터출력모드가 선택된다. 다른 레지스터는 임의의 확장기능에 이용된다.
제29도는 이 발명에 의한 CDRAM(600)을 사용하는 직접 매핑방법에 의하여 캐쉬시스템을 사용하는 경우의 시스템의 구성을 표시하는 블록도이다.
제29도에서, 캐쉬시스템은 CDRAM(600)에 부가하여 CDRAM(600)으로의 접근을 제어하는 제어기(650)와 CDRAM(600)와 데이타의 입출력에 의하여 소망의 데이타 처리를 행하는 CPU를 포함한다.
제29도는 캐쉬접근이 필요시 CPU로부터 출력되는 주소구성만을 표시한다. 이 CPU는 32비트를 상정하고 있다. 캐쉬시스템은 또한 어레이 CDRAM(600)에 행과 열의 주소를 다중화하여 부여하는 주소멀티플렉스회로(700)를 포함한다.
CDRAM(600)에는 캐쉬접근과 관련된 부분만을 대표적으로 표시하고 있다. 직접 매핑방식에서, 태그(tag)수는 256, 세트수단 256 그리고 세트크기는 16비트이다.
1M DRAM은 1024행×1024열, 4K SRAM은 256행×16비트이다.
제어기(650)는 CPU로부터의 세트주소 A6~A13을 해독하는 해독기(652), 이 해독기(652)로부터의 출력에 응답하여 어느 세트가 유효인가를 표시하는 유효비트메모리(654), 그리고 SRAM(200)에 기억된 데이타의 태그주소를 기억하는 태그메모리(656)을 포함한다. SRAM(200)은 4K×4비트의 구성으로 256 래그가 있으므로 태그메모리(656)는 8비트×256로 구성된다. 유효비트메모리(654)는 이 256개의 세트중 어느 것이 유효인가를 표시하기 위하여 1비트×256의 구성으로 되어 있다. 해독기 (652)는 세트주소 A6~A13을 해독하고 유효비트메모리(654)중 어느 하나의 비트를 유효로 한다.
제어기(650)은 또한 칩선택신호로서 CPU로부터 주소 A22~A31를 칩선택신호로 수신하여 대응하는 CDRAM(600)의 지정여부를 판정하는 해독기(670)과, 해독기(670)로부터의 출력에 응답하여 활성화되어 태그메모리(656)로부터의 태그주소와 CPU로부터의 태그주소 A14~A21을 비교하여 캐쉬힛/미스를 판정하는 비교기(658)와, 그리고 캐쉬힛/미스에 대응하여 태그메모리(656)로부터의 태그주소 또는 CPU로부터의 태그주소 A14~A21중 어느 한쪽을 선택하여 멀티플렉스회로(700)에 주어지는 셀렉터(672)를 포함한다.
캐쉬미스시에 셀렉터(672)는 CPU에서 주어진 태그주소를 태그메모리(656)의 대응위치에 기억한다.
다음은 동작에 관하여 간단히 설명한다.
CDRAM(600)으로의 접근을 CPU가 요구시 주소 A2~A31의 데이타버스(620)상에 발생한다. 이 공통데이타버스(620)상의 30비트의 주소중 주소 A20~A31이 침선택신호로서 사용되고 제어기(650)내의 해독기(670)에 입력된다.
해독기(670)는 이 칩택신호로서의 주소 A22~A31를 해독하고 대응하는 CDRAM으로의 접근을 요구하고 있는지를 판정한다. CDRAM으로의 접근이 요구되고 있다고 판정한 경우에는 칩선택신호 E#가 해독기(670)에서 발생되고 CDRAM(600)에 입력된다. 비교기(658)은 해독기(670)으로부터의 칩선택신호에 의하여 활성화된다.
제어기(650)에 포함되는 해독기(652)는 CPU로부터 주소버스(620)에 전달된 주소중 주소 A6~A31을 세트주소로서 해독한다.
이 8비트의 세트주소를 해독한 해독기(652)는 256세트중 한세트를 선택하기 위하여 유효비트메모리(654)중 대응비트를 세트한다. 유효비트메모리(654)의 유효비트에 대응하는 태그를 표시하는 8비트의 주소가 태그메모리(656)으로부터 판독되고 비교기(658)에 입력된다. 비교기(658)는 태그메모리(656)로부터의 태그주소를 CPU로부터 출력된 태그주소 A14~A21와 비교한다. 이들이 서로 일치한 경우에는 비교기(658)은 캐쉬힛을 표시하기 위하여 캐쉬힛신호 CH#를 "L"로 하강시켜서 CDRAM(600)으로 입력시킨다. 이들이 서로 일치하지 않을 경우에는 비교기(658)는 캐쉬미스(미스힛)를 표시하기 위하여 "H"의 캐쉬힛신호 CH#를 발생한다.
캐쉬힛시에는 CDRAM(600)에서 다음동작이 이루어진다. 이때의 동작제어는 제어클럭버퍼(250)으로부터의 제어신호 및 SRAM 어레이구동회로(264)에 의하여 수행된다. SRAM 행해독기(202)는 CPU로부터의 세트주소 A6~A13에 응답하여서 256세트중 한세트를 선택한다. 즉 1행(각 SRAM 어레이블록중 하나씩 합계 4행)이 선택된다.
따라서 16비트의 SRAM 셀이 SRAM(200)의 각 SRAM 어레이블록에서 선택된다.
SRAM 열해독기 SCD(203)은 CPU로부터의 블록주소 A2~A5를 해독하고 16비트의 메모리셀중 1비트를 선택하여 데이타입출력단자에 접속한다.
제29도는 힛판독시의 출력데이타 Q를 표시하고 있다.
미스힛시의 동작을 설명한다. 이때 SRAM(200)에는 CPU에 의하여 접근이 요구되는 데이타는 기억되어있지 않다. 제어기(650)에서, 셀렉터(672)가 비교기(658)로부터의 미스힛지시신호에 응답하여 태크메모리(656)에 기억된 대응태그주소를 멀티플렉스회로(700)로 입력시킨다. 이때 셀렉터(672)는 CPU로부터 입력된 8비트의 태그주소 A14~A21를 새로운 태그주소로서 태그메모리(656)내 대응위치에 기억시킨다.
CDRAM(600)에서는 카피백(COPY back) 즉 SRAM(200)에서 DRAM(100)으로 16비트의 일괄전송이 사이클에서 실행된다. SRAM(200)에서 이 CPU로부터의 세트주소 A6~A13에 따라서 SRAM 행해독기 SRD(202)에 의하여 선택된 16비트×4의 데이타가 CPU로부터 출력되는 주소 A6~A13 및 셀렉터(672)로부터 출력되는 8비트의 태그주소에 따라서 DRAM(100)에서 행 및 열의 선택동작에 의하여 선택되어 있는 16비트×4의 DRAM 셀의 대응위치에 기억된다.
다음 동작사이클에서는 CDRAM(600)이 CPU로부터 출력되는 주소 A6~A21에 따라서 DRAM(100)에서 16비트×4 DRAM 셀을 선택하고 이 16비트×4의 데이타를 CPU로부터의 주소 A6~A13에 따라서 SRAM 행해독기 SRD에 의하여 선택되어 있는 SRAM(200)의 대응 16비트×4 메모리셀에 기록한다.
이 데이타전송은 또다른 고속전송모드에 의하여 실행될 수도 있다.
상술한 바와같이, SRAM에 대하여는 주소비트 A2~A5가 블록주소로서 사용되고, 주소비트 A6~A13은 세트주소로서 사용되며, 주소비트 A14~A21은 태그주소로서 사용된다. DRAM에 대하여는 주소비트 A6~A11가 열주소로서 사용되고, 주소비트 A12~A21이 행주소로서 사용된다. 그러므로 직접 매핑방식이 DRAM(100)과 DRAM(200)간에 실현될 수가 있다.
제30도는 이 발명의 CDRAM을 사용하는 4웨이세트 연관방식의 시스템구성을 표시하는 블록도이다. CDRAM(600)은 제29도에 표시한 것과 같은 구성이며, SRAM(200), DRAM(100) 및 클럭제어회로(256')를 포함한다. 클럭제어회로(256')는 제11도에 표시한 바와같이 제어클럭버퍼(250), SREM 어레이구동회로(264) 및 DRAM 어레이구동회로(260)을 포함한다. 간소화하기 위하여 데이타입출력을 제어하기 위한 회로구성은 생략하였다.
제어기(750)는 해독기(752), 유효비트메모리(754), 태그주소메모리(756), 비교기(758), 해독기(770) 및 셀렉터(772)를 포함한다. 4웨이에 대응하기 위하여 유효비트메모리(754)는 1비트×64로 각각 구성된 4메모리 프레임을 포함한다.
태크주소메모리(756)도 8비트×64로 각각 구성된 4메모리면이 있다.
마찬가지로 4개의 비교기(758)이 4웨이중 하나를 선택하기 위하여 설치된다.
즉 하나의 비교기는 태그주소메모리(756)의 각 메모리면에 설치된다. 4웨이세트 연관방식에서 SRAM(200)의 256행은 4웨이로 분할되므로 세트수는 64이다. 아래 구성을 가진 주소가 CPU에서 주소버스(620)으로 전달된다. 주소 A22~A31은 칩선택용주소이고 주소 A14~A21은 태그주소이며 주소 A12 및 A13은 웨이주소, 주소 A6~A11이 세트주소, 그리고 주소 A2~A5가 블록주소이다. 주소 A6~A11 및 주소 A12~A21은 DRAM(100)에 대하여 각각 열주소 및 행주소로 사용된다.
멀티플렉스회로(700)은 CDRAM(600)의 DRAM(100)에 대하여 행과 열주소를 다중화하기 위하여 설치된다.
다음은 동작에 관하여 설명한다.
CPU로부터의 주소 A6~A11이 세트주소로서 해독기(752)에 주어진다.
주소 A22~A31은 칩선택주소로서 해독기(770)에 주어진다. 해독기(752)는 세트주소 A6~A11를 해독하고 유효비트메모리(754)에서 대응세트에 관련된 유효비트를 유효상태로 설정한다. 이에 따라 1세트(4웨이)가 선택된다.
해독기(770)는 칩선택주소 A22~A31를 해독하고 CDRAM(600)으로의 접근 요구 유무를 판정한다. CDRAM(600)으로의 접근이 요구되어 있으면 해독기(770)는 칩선택신호 E#를 활성상태 즉 "L"로 설정하고 비교기(758)를 활성화한다.
비교기(758)는 유효비트메모리(754)의 유효비트를 참조하여 태그주소메모리(756)로부터 대응하는 4웨이태크주소를 판독하고, 이 판독태그주소를 CPU로부터의 주소 A14~A21과 비교한다. 이것이 일차된 경우에는 비교기(758)는 일치된 웨이를 나타내는 웨이주소 W0 및 W1를 출력하고, 캐쉬힛을 나타내는 캐쉬힛신호 CH#FMF "L"로 하강시킨다.
비교기(758)에서 일치안된 경우는 캐쉬힛신호 CH#를 "H"로 설정하여 미스힛을 표시한다. 캐쉬힛이 발생하면 제어기(750)로부터의 웨이주소 W0 및 W1과 CPU로부터의 주소 A6~A11이 행주소로서 SRAM 행해독기(202)로 주어지고 16비트×4 SRAM 셀이 SRAM 어레이(201)에서 선택된다. 열주소로서의 블록주소 A2~A5가 SRAM 열해독기(203)에 의하여 해독된다. 선택된 26비트×4 SRAM 셀중 1비트×4가 선택되어 데이타출력단자 Q(또는 데이타입력단자 D)에 접속된다.
미스힛의 경우는 셀렉터(772)가 4웨이테그주소중 하나를 선택하여 선택 LRV(Least Recently used)논리에 의하여 재기록할 태그주소영역을 선택한다.
셀렉터(772)에 의하여 선택된 태그주소는 어레이주소로서 멀티플렉스회로(700)을 통하여 DRAM(100)의 DRAM 행해독기 DRD에 부여된다. 셀렉터(772)는 재기록해야 할 태그주소를 CPU로부터 부여된 주소 A14~A21로 환치한다.
CDRAM(600)에서, 첫째 사이클은 카피백모드가 된다. 카피백모드에서는 셀렉터(772)의 제어하에 재기록해야 할 웨이를 나타내는 웨이주소 W0 및 W1이 출력된다.
SRAM(200)에서 CPU로부터의 주소 A6~A11과 제어기(750)으로부터의 웨이주소 W0 및 W1이 해독되고 16비트×4 SRAM 셀이 선택된다.
DRAM(100)에서는 16비트×4 DRAM 셀이 셀렉터(772)로부터 출력되는 8비트의 태그주소와 CPU로부터 출력되는 주소 A6~A13에 의하여 선택된다.
이후 데이타는 선택된 16비트×4 SRAM 셀에서 선택된 16비트×4 DRAM 셀로 전송된다.
다음 동작사이클에서는 CPU로부터의 주소 A6~A21에 따라서 DRAM(100)에서 16비트×4 DRAM 셀이 선택된다.
이 새로이 선택된 16비트×4 DRAM 셀의 데이타는 주소 A6~A11과 웨이주소 W0 및 W1에 의하여 선택되어 있는 16비트×4 SRAM 셀로 일괄하여 전송된다.
이 데이타전송은 SRAM으로부터의 데이타를 래칭하는 동안 DRAM에서 SRAM으로 데이타를 먼저 전송한 후 래치된 데이타를 DRAM으로 전송하는 고속전송모드에 의하여 수행되어도 된다.
상기와 같이 구성함으로써, CDRAM(600)의 내부구성을 변경하는 일없이 직접 매핑방식 또는 세트 연관방식중 어느 방식이라도 실현할 수 있다.
도시는 생략하였으나 전연관 매핑방식 또한 가능하다. 이 경우 제어기(750)에서 SRAM 캐쉬주소와 DRAM(100)의 대응주소를 기억하는 태크주소메모리가 필요하다.
다음은 CDRAM의 각종 동작사이클에서의 신호타이밍과 상태 전이(轉移)간의 관계를 설명한다.
상술한 바와같이 출력가능신호 G#를 제외한 제어신호 및 주소 Aa와 Ac는 외부클럭신호 K의 상승에지에서 래치된다. 외부클럭 K의 상승에지전후에 설정시간(set up time) 및 보류시간(hold time)이 필요한 것 이외는 각 신호의 상태는 임의(D.C)이다. 이 외부클럭동기방식에 따르면은 주소신호의 스큐등에 기인한 사이클시간의 한계를 고려할 필요가 없으며 사이클시간을 저감시킬 수 있다.
그러므로 고속으로 동작하는 CDRAM을 제공할 수 있다.
출력가능신호 G#는 제11도에 표시한 입출력회로(274)에 포함된 출력버퍼 및 출력레지스터로부터의 출력상태를 제어한다. 출력가능신호 G#가 "H"의 경우 출력데이타는 고임피던스(Hi-Z)가 된다. 출력가능신호 G#가 활성상태 즉 "L"이 되면 데이타가 출력된다.
CRAM의 동작모드는 제26도에 일람표로 표시한 바와 같다.
다음은 각 동작모드를 그 타이밍과 함께 설명한다.
대기상태에서는 칩선택신호 E# 및 회전지시신호 REF#는 공히 외부클럭신호 K의 상승에지에서 "H"로 설정되며, 잔여제어신호 CH#, CI#, CR# 및 W# 임의상태이다. 이 대기상태에서는 CDRAM에서 기억동작을 전혀 하지 않는다.
No.1 캐쉬힛기록사이클
제31도는 캐쉬힛기록사이클에서의 각종 신호의 타이밍을 표시한다.
외부클럭신호 K는 사이클시간 tK를 갖고 있다. 사이클시간 tK는 외부클럭신호 K가 "H"상태에서 tKH폭의 H 펄스와 외부클럭신호 K가 "L"상태에서 tKL 폭의 L 펄스를 포함한다. 캐쉬힛 기록사이클은 SRAM 캐쉬로 데이타를 기록하는 사이클이다.
이 상태의 선택시에는 외부클럭신호 K의 상승에지에서 칩선택신호 E#는 "L", 캐쉬힛신호 CH#는 "L", 캐쉬금지신호 CI#는 "H", 지령레지스터신호 CR#는 "H", 기록가능신호 W#는 "L", 출력가능신호 G#는 "H"에 각각 설정된다.
이 상태에서, SRAM(200)에 대한 주소가 유효로서 래치되고 이 SRAM용의 주소 Ac에 따라서 SRAM으로의 접근이 수행된다.
이때, DRAM용 주소 Aa는 임의(D.C)이다. 외부클럭신호 K의 상승에지에서, 입력데이타 D는 유효가 되고 SRAM 주소 Ac에 의하여 선택된 SRAM 셀에 이 유효기록데이타가 기록된다. 캐쉬메모리 SRAM으로의 접근이 고속임으로 제31도에 표시한 바와같이 외부클럭신호 K의 1클럭사이클내에 기록이 완료된다.
즉 캐쉬힛기록에 소요되는 시간은 클럭사이클 시간 tK이다.
제31도에서는 출력데이타 Q가 출력가능신호 G#의 임의상태에 응답하여 변화하고 있으나, 이것은 출력가능신호 G#의 "H" 및 "L"의 레벨에 대응하여 출력데이타가 나타나는 것을 뜻한다. 또 제31도는 각 제어신호 및 주소신호의 설정시간 및 보류시간을 표시한다. 설정시간은 외부클럭신호 K의 상승에 지시산까지 확정된 상태로 제어신호 또는 주소를 정확히 설정하는데 필요한 것이다. 보류시간은 외부클럭신호 K의 상승에지로부터 일정시간 신호를 보류하여서 동작을 보장하는데 필요한 것이다.
다음은 설정시간 및 보류시간을 간단히 설명한다.
칩선택신호 E#는 "L"로 설정시에 필요로하는 설정시간 tBLS와, "H"로 설정시 필요로하는 설정시간 tEHS와, "L"로 이행시 필요한 보류시간 tELH, "H"로 이행시 필요한 보류시간 tEHH를 포함한다.
캐쉬힛신호 CH#에는 "L"로 이행시 필요로하는 설정시간 tCHLS와, "H"로 이행시 필요한 설정시간 tCHHS, "L"로 이행시 필요한 보류시간 tCHLH, "H"로 이행시 필요한 보류시간 tCHHH가 설정된다.
캐쉬금지신호 CI#는 "L" 및 "H"로 각각 이행시 필요한 설정시간 tCILS 및 tCIHS와, "L" 및 "H"로 각각 이행시 필요한 보류시간 tCILS 및 tCIHH를 포함한다. 지령레지스터신호 CR#는 "L" 및 "H"로 각각 이행시 필요한 설정시간 tCRLS 및 tCRHS와 "L" 및 "H"로 각각 이행시 필요한 보류시간 tCRLH 및 tCRHH를 포함한다. 회생지시신호 RE#는 "L" 및 "H"로 각각 이행시 필요한 설정시간 tRLS 및 tRHS와 "L" 및 "H"로 각각 이행시 필요한 보류시간 tRLH 및 tRHH를 포함한다.
기록가능신호 W#는 "L" 및 "H"로 각각 이행시 필요한 보류시간 tWLS 및 tWHS와 "L" 및 "H"로 각각 이행시 필요한 보류시간 tWLH 및 tWHH를 포함한다.
SRAM용 주소 Ac는 그 상태가 유효로 판정되기 위하여 필요한 설정시간 tACS와 유효시 필요한 보류시간 tACH를 포함한다. DRAM용 주소 Aa는 유효로 판정될때까지에 (외부클럭신호 K의 상승에지)필요로하는 설정시간 tAAS와 유효로 판정된 후에 필요한 보류시간 tAAH를 포함한다.
기록데이타 D에 대하여는 유효데이타에 대하여 요구되는 설정시간 tDS와 유효데이타에 대하여 요구되는 보류시간 tDH가 필요하게 된다.
출력가능신호 G#에 대하여는 출력이 불능으로 된 시간부터 데이타입력핀이 활성화될때까지에 필요한 시간 tGHD와, 데이타입력핀이 고임피던스상태로 설정된 시간부터 신호 G#가 "L"로 이행되는 시간까지에 필요한 지연시간 tGLD와, "L"로 이행되는 시간부터 출력핀이 활성화되는 시간까지에 필요한 시간 tGLQ와, "H"로 이행되는 시간부터 출력핀이 고임피던스상태로 설정되기까지 필요한 tGHQ가 설정된다.
접근시간에 대하여는, 출력가능신호 G#가 "L"가 되는 시간부터 유효데이타가 출력되기까지의 접근시간 tGLA, 외부클럭신호 K가 "L"가 되는 시간부터 유효데이타가 출력되기까지의 접근시간 tKLA, 외부클럭신호 K가 "H"로 되는 시간부터 유효데이타가 출력되기까지의 접근시간 tKHA, 레지스터출력모드에서 외부클럭신호 K가 "H"로 되는 시간부터 유효데이타가 출력되기까지의 접근시간 tKHAR, 그리고 외부클럭신호 "K"가 "H"로 되는 시간부터 dRAM에 접근하여 유효데이타가 출력되기까지에 필요한 어레이접근시간 tKHAA가 설정된다.
제31도에서, 출력가능신호 G#의 상승에지로부터 시간 tGHD경과후 기록데이타 D는 무효로 간주된다.
이 발명의 CDRAM의 사이클시간은 일예로서 10ns~20ns에 설정된다.
어레이접근시간 tKHAA는 70~80ns에 설정된다.
각종 설정시간 및 보류시간이 수 ns(나노초)에 설정된다.
NO.2T : 캐쉬힛판독사이클(투명출력모드)
제32도는 이 투명출력모드에서의 캐쉬힛판독사이클의 타이밍을 표시한다.
상술한 바와같이, 출력모드는 투명출력모드, 래치출력모드 및 레지스터출력모드를 포함한다. 제32도에서, 캐쉬힛판독사이클이 설정되는 경우 칩선택신호 E# 및 캐쉬지시신호 CH#는 공히 외부클럭신호 K의 상승에지에서 "L"로 설정되고, 캐쉬금지신호 CI#, 회생지시신호 REF#, 지령레지스터신호 CR# 및 기록가능신호 W#는 "H"로 설정된다.
이 상태에서 SRAM용 주소 Ac는 외부클럭신호 K의 상승에지에서 유효가 되고 이 유효주소 Ac에 SRAM 셀이 선택된다.
투명출력모드에서, 유효주소 Ac에 의하여 지정된 SRAM 셀의 데이타가 이 클럭사이클에서 출력된다. 이 투명출력모드에서는 유효출력데이타 Q는 외부클럭신호 K의 상승에지로부터 시간 tKHA 경과후 혹은 출력가능신호 G#의 하강에지로부터 시간 tGLA 경과후에 늦은쪽의 타이밍으로 출력된다.
시간 tKHA 전에 출력가능신호 G#가, "L"로 하강되면, 무효데이타는 시간 tKHA가 경과할때까지 계속 출력된다. 캐쉬힛판독사이클에서 기록데이타는 고임피던스상태(Hi-Z)에 설정되고 또 DRAM으로부터의 주소 Aa는 사용되지 않으므로 임의상태에 설정된다.
NO.2L : 캐쉬힛판독사이클(래치출력모드)
제33도는 래치출력모드의 캐쉬힛판독사이클에서의 타이밍을 표시한다. 이 래치출력모드와 투명출력모드간의 차이는 접근시간 tKHA전에 출력가능신호 G#가 "L"로 하강하는 경우 전번 사이클에서 선택된 SRAM셀의 데이타(Pre.Valid)가 래치출력모드에서 우선 출력된다는 것이다. 다른 신호의 타이밍은 제32도에 표시한 투명출력모드와 동일하다. 래치출력모드에서 무효데이타(INV)는 출력되지 않으며 유효데이타만이 출력된다.
NO.2R : 캐쉬힛판독사이클(레지스터출력모드)
제34도는 레지스터출력모드에서 캐쉬힛판독사이클의 타이밍도이다. 이 레지스터출력모드의 캐쉬힛판독사이클에서의 외부제어신호의 타이밍은 제32도 및 제33도 표시한 투명출력모드 및 래치출력모드의 타이밍과 같다. 이 레지스터출력모드에서, 전번사이클의 유효데이타(Pre.Valid)는 외부클럭신호 K의 상승에지로부터 시간 tKHAR 경과후 또는 출력가능시신호 G#의 하강에지로부터 tGLA 경과후의 타이밍중 늦은쪽 타이밍에 출력된다. 레지스터출력모드에서 무효데이타가 출력되지 않는다. 이 레지스터출력모드는 파이프라인 동작에 적합하다.
상기 출력모드의 절환은 제11도에 표시한 입출력회로(274)에 포함된 출력레지스터의 동작을 제어함으로써 실현된다.
No.3 : 카피백사이클(copy back cycle)
제35도는 카피백사이클에서의 각종 신호의 타이밍을 표시한다. 카피백사이클은 캐쉬(SRAM)에서 어레이(DRAM)로 데이타를 전송하는 사이클이며, 미스힛(miss hit)시의 최초의 사이클에 수행된다. 이 카피백사이클에서, 칩선택신호 E# 및 기록가능신호 W#는 공히 "L"설정되고 캐쉬힛신호 CH#, 캐쉬금지신호 CI#, 회생지시신호 REF#, 지령레지스터신호 CR# 및 출력가능신호 G#는 외부클럭신호 K의 상승에지에서 "H"로설정된다. 이 카피백사이클에서, 어레이주소 Aa는 메모리셀을 선택하기 위하여 DRAM에 입력시킬 필요가 있다. 행주소(Row) 및 열주소(Col)가 다중화되어 어레이주소 Aa로서 주어진다. 어레이행주소는 외부클럭신호 K의 최초 상승에지에서 래치되고, 어레이열주소는 외부클럭신호 K의 2회째의 상승에지에서 래치된다.
외부클럭신호 K의 2회째의 상승에지에서 캐쉬힛지시신호 CH#, 캐쉬금지신호 CI#, 기록가능신호 W# 및 캐쉬주소(SREM에 대한 주소) Ac는 임의상태이다.
기록가능신호 W#가 외부클럭신호 K의 최초 상승에지에서 "L"로 설정되어 있으며 외부입력데이타 D는 고임피던스상태에서 임의상태로 변화한다. 외부출력데이타 Q는 출력가능신호 G#가 "H"상태이므로 고임피던스상태에 설정된다.
No.4 : 블록전송사이클
제36도에 표시한 블록전송사이클에서, 카피백동작의 전후 혹은 동시에 데이타블록이 어레이로부터 캐쉬(SRAM)로 일괄 전송된다. 이 블록전송사이클에서는 기록가능신호 W#가 외부클럭신호 K의 최초 상승에지에서 "H"로 설정되는 것외는 제35도에 표시한 카피백사이클에서와 같은 타이밍조건이 충족된다.
특히 캐쉬미스(miss hit)시 외부클럭신호 K의 최초 상승에지에서 기록가능신호 W#를 "L"로 설정하면은 카피백사이클이 기동되고, 한편, 기록가능신호 W#를 "H"로 설정하면은 어레이로부터 캐쉬로의 블록전송사이클이 설정된다.
No.5 : 어레이기록사이클
제37도에 표시한 어레이기록사이클은 CPU가 어레이로 직접 접근하여 데이타를 기록하는 모드를 설정하는 사이클이다. 어레이의 DRAM 셀은 어레이주소 Aa에 의하여 선택된다. 이대 제24도에 표시한 바와같이 쌍방향전송게이트회로(305)의 접근 스위칭회로(310)를 통하여 데이타가 기록되어도 되며 또한 접근 스위칭회로(310)를 설치함이 없이 SRAM 비트선쌍 SBL, 쌍방향전송게이트 BTG 및 전역 I/O 선쌍 GIO를 통하여 데이타를 기록하여도 된다.
SRAM 어레이의 SRAM 비트선쌍 SBL를 통하여 데이타를 기록하는 구성의 경우 어레이주소 Aa의 하위비트가 블록주소로서 SRAM의 열해독기 SCD에 부여되어도 되고 또 DRAM 열해독기로부터 SRAM 선택게이트로 부여되어도 된다.
어레이기록사이클의 지정은 제37도에 표시한 바와같이 외부클럭신호 K의 최초상승에지에서 칩선택신호 E#, 캐쉬금지신호 CI#, 및 기록가능신호 W#를 "L"로 설정하고 또 회생지시신호 REF# 및 출력가능신호 G#를 "H"를 설정함으로써 시행된다.
캐쉬지시신호 CH#는 임의상태이다. 이 어레이기록사이클에서는 외부클럭신호 K의 최초(1회째)상승에지에서 행주소(Row)로서 어레이주소 Aa가 래치되고, 외부클럭신호 K의 2회째의 상승에지에서 열주소(Col)로 서 어레이주소 Aa가 래치된다.
이때 캐쉬로의 접근이 없으므로 캐쉬용주소 Ac는 임의상태이다. 외부기록데이타 D는 외부클럭신호 K의 최초상승에지에서 래치된다. 외부출력데이타 Q는 고임피던스상태로 설정된다.
제29도 및 제30도에 표시한 캐쉬시스템애소 16비트의 주소만이 DRAM(100)에 부여되며, 블록내 열선택 동작은 SRAM의 블록주소에 의하여 수행된다.
제29도 및 제30도는 캐쉬시스템시의 구성을 표시하고 있으며 어레이접근구성은 표시하고 있지 않으나, 캐쉬금지신호 CI#가 어레이접근시에 "L"로 되었을때 DRAM(100)용 열선택주소로서 4비트의 블록주소를 사용하는 구성으로 하면 된다.
No.6 : 어레이판독사이클
제38도에 표시한 어레이판독사이클은 CPU가 직접 어레이에 접근하여 데이타를 판독하는 모드로 설정하기 위한 사이클이다. 이 어레이판독사이클의 지정은, 외부클럭신호 K의 최초상승에지에서 칩선택신호 E#, 및 캐쉬금지신호 CI#를 "L"에 설정하고 또 회생지시신호 REF#, 지령레지스터신호 CR#, 기록가능신호 W# 및 출력가능신호 G#를 "H"로 설정함으로써 시행된다. 외부클럭신호 K의 2회째 상승에지에서 칩선택신호 E#, 회생지시신호 REF# 및 지령레지스터신호 CR#가 "H"로 설정되고, 캐쉬금지신호 CI# 및 기록가능신호 W#는 임의상태가 된다. 캐쉬힛지시신호 CH#는 어레이판독사이클에서 임의상태이며 출력가능신호 G#는 "H"로 유지된다.
외부클럭신호 K의 최초상승에지에서 어레이주소 Aa는 행주소로서 래치되며, 외부클럭신호 K의 2회째 상승에지에서 어레이주소 Aa는 열주소로소 래치된다. 외부입력데이타 D는 임의상태이며 외부출력데이타 Q는 고임피던스상태로 설정된다.
어레이접근사이클(어레이기록사이클 및 어레이판독사이클)은 외부클럭신호 K의 최초상승에지에서 캐쉬신호 CI#를 "L"에 설정함으로써 설정된다. 어레이접근사이클은 CPU가 직접 어레이접근하는 모드로 설정하는 사이클이다. 어레이기록사이클 및 어레이판독사이클에서 데이타 판독/기록이 실제 수행되지 않는다.
카피백동작, 블록전송동작 및 어레이접근동작과 같이 어레이에서 데이타의 판독/기록이 필요한 동작은 DRAM 어레이의 워드선선택, 감지증폭기에 의한 선택된 셀의 데이타검지증폭, 데이타의 복원동작 및 RAS 프리챠지(precharge)가 필요하다. 그러므로 어레이데이타의 판독/기록을 필요로 하는 이들 동작은 수 클럭사이클이 소요된다.
DRAM의 사이클시간을 ta로 또는 외부클럭신호 K의 사이클시간을 tk로 표시하면 어레이접근에는 m=ta/tk의 외부클럭사이클이 필요하게 된다. m 사이클은 CPU에 대한 대기시간이 된다.
어레이에서의 셀선택 및 데이타의 판독/기록에 있어서 CPU가 대기상태로 유지될대의 타이밍에 대하여 설명한다.
No.7 : 어레이활성사이클
제39도에 표시한 어레이활성사이클에서 행선택동작, 열선택동작 및 데이타 기록/판독이 주어진 어레이주소 Aa에 의하여 수행된다. 이 어레이활성사이클에서, 외부클럭신호 K의 상승에지에서 칩선택신호 E#, 회생지시신호 REF# 및 지령레지스터신호 CR#가 "H"로 설정되고 출력가능신호 G#가 이 사이클중 "H"로 고정된다.
캐쉬힛지시신호 CH#, 캐쉬금지신호 CI# 및 기록가능신호 W#는 임의상태이다.
이 어레이활성사이클에서 외부입력데이타 D는 임의상태이고, 외부출력데이타 Q는 고임피던스상태에 설정된다.
No.7QT : 투명출력모드를 수반한 어레이활성사이클
제어신호 E#, CH#, CI#, REF#, CR# 및 W#가 제39도에 표시한 어레이활성사이클에서와 같은 방법으로 설정되어, 제40도에 표시한 투명출력모드의 어레이활성사이클을 지정한다. 이 투명 출력모드의 어레이활성사이클은, 출력가능신호 G#가 "L"로 설정됨으로써 출력버퍼가 활성화되어 유효데이타가 출력된다. 이 투명출력모드의 어레이활성사이클에서는 제38도에 표시한 어레이판독사이클에서 설정된 어레이주소 Aa에 대응하는 DRAM 셀의 데이타를 출력하게 된다.
No.7QL : 레치출력모드에서의 어레이활성사이클
제41도에 표시한 래치출력모드에서의 어레이활성사이클에서 각 제어신호의 타이밍은 제40도에 표시한 것과 같다.
전회접근사이클(캐쉬접근사이클 또는 어레이접근사이클)에서 판독된 데이타(출력레지스터에 래치된)가 먼저 출력된 다음 이번 어레이접근사이클에서 판독된 데이타가 출력된다.
No.7QR : 레지스터출력모드에서의 어레이활성사이클
제42도에 표시한 레지스터출력모드에서의 어레이활성사이클에서 어레이활성사이클은 제40도 및 제41도에 표시한 것과 같다.
이 레지스터출력모드의 어레이활성사이클에서 "H"에 유지되어 있던 출력가능신호 G#가 "L"로 설정되면 외부기록데이타 D는 고임피던스상태로 설정되고 또 전회접근사이클에서 판독된 데이타가 이번회 사이클에서 출력된다.
이 레지스터출력모드의 어레이접근사이클에서는 다음 출력사이클에서 출력가능신호 G#가 "H"로 하강하면 이번회 어레이접근사이클에서 판독된 데이타가 출력된다.
제38도~제42도에 표시한 사이클을 조합함으로써 외부주소에 의한 출력데이타 Q를 어레이로부터 얻게 된다.
제43도는 투명출력모드의 어레이로부터 데이타를 판독시 실행되는 사이클을 표시한다.
이 제43도에서, 타이밍도 상부에 동그라미안의 숫자는 각 사이클의 설명에서 붙인 번호와 같다.
투명출력모드에서의 어레이판동작은 제38도에 표시한 어레이판독사이클(No.6)이 실행된다.
이 사이클(No.6)에 의하여 외부클럭신호 K의 상승에지에서 어레이주소 Aa가 행주소 및 열주소로서 순차적으로 입력된다. 이후 제39도에 표시한 어레이활성사이클이 소정회수 실행되고 DRAM 어레이에서의 행과 열을 선택한다.
마지막으로 제40도에 표시한 사이클(No.7QT)이 실행되고 출력가능신호 G#를 "L"로 하강시킴으로써 무효데이타가 출력되고 이후 유효데이타가 출력된다. 이 경우 접근시간 tKHAA는 통상적인 DRAM의 접근시간과 대략 같게 된다.
제44도는 래치출력모드에서 어레이로부터 데이타를 판독하는 경우 실행되는 사이클을 표시한다. 이 래치출력모드에서의 어레이판독동작에 있어서도 제43도에 표시한 투명출력모드에서의 어레이판독동작과 마찬가지로 먼저 제38도에 표시한 어레이판독사이클(No.6)을 실행하고 어레이로부터 데이타를 판독하기 위한 모드가 설정된다.
이 어레이판독사이클(No.6)에 의하여 어레이주소 Aa가 래치된 후 제39도에 표시한 어레이활성사이클(No.7)이 소정회수 실행된다. 어레이활성사이클(No.7)후 제41도에 래치출력모드에서의 어레이활성사이클(No.7QL)이 실행된다. 이 사이클(No.7QL)에서 "H"로 설정된 출력가능신호 G#가 "L"로 하강하면 전회접근에서 판독된 데이타가 출력되고 이후 이번회의 어레이판독사이클에서 접근이 요구되는 메모리셀의 데이타가 출력된다.
이때 접근시간 tKHAA은 외부클럭신호 K의 최초의 상승에지로부터 이번회의 어레이접근사이클에서 접근이 요구된 메모리셀 데이타(유효)가 출력되기까지 소요되는 시간이다.
제45도는 레지스터출력모드에서 어레이로부터 데이타가 판독된 경우에 실행되는 사이클을 표시한다. 제45도에서, 먼저 사이클(No.6)이 실행되고 어레이판독모드가 설정된다. 외부클럭신호 K의 상승에지에서 어레이주소 Aa는 행주소 및 열주소로서 시분할적으로 래치된다. 이어서, 어레이활성사이클(No.7)이 소정회수 실행된 후 어레이활성사이클(No.7QR)이 실행된다. 이 어레이활성사이클(No.7QR)에서, 출력가능신호 G#가 "L"로 하강하고 또한 외부클럭신호 K가 상승한 후 시간 tKHA 또는 tGLA 경과후 늦은 쪽 타이밍으로 전회 사이클에서 판독한 데이타가 출력데이타 Q로서 출력된다. 접근시간 tKHAA는 사이클(No.6)에서 외부클럭신호 K의 최초상승에지로부터 유효데이타가 출력되기까지의 시간이다.
DRAM 셀은 정기적으로 회생시킬 필요가 있다. 이 회생동작의 설정은 외부회생지시신호 REF#에 의하여 수행된다. 이 회생동작에서, 회생주소는 CDRAM내에서 회생지시신호 REF#에 응답하여 회생주소카운터(제11도의 카운터회로(256) 참조)에서 발생하며, 이 회생주소에 의하여 DRAM 셀이 자동적으로 회생된다.
이러한 자동회생기능을 가지 DRAM은 DRAM 분야에서 알려져 왔다.
다음은 회생용신호의 타이밍을 설명한다.
No.8 : 회생사이클
제46도는 회생사이클의 신호타이밍을 표시한다.
제46도에 표시한 바와같이 DRAM 이 회생모드는 외부클럭신호 K의 상승에지에서 칩선택신호 E# 및 회생지시신호 REF#를 "H" 및 "L"로 각각 설정함으로써 설정된다. 외부클럭신호 K의 상승에지에서 칩선택신호 E#가 "H"로 설정되고 회생지시신호 REF#가 "H"로 설정되면 DRAM의 회생이 정지된다. 이 자동회생사이클에서는 다른 제어신호 CH#, CI#, DR# 및 W#는 임의상태이며 출력가능신호 G#는 "H"로 설정된다. 그러므로 캐쉬주소 Ac 및 어레이주소 Aa는 임의상태이며, 외부입력데이타 D도 임의상태로 설정된다. 외부출력데이타 Q는 고임피던스상태로 설정된다.
회생동작은 DRAM에 대하여만 실행된다. SRAM에는 회생이 불필요하다.
그러므로 캐쉬는 회생동작중 접근이 가능하다.
이하 회생동작과 캐쉬접근을 동시에 실행하는 타이밍에 대하여 설명한다.
No.8W : 캐쉬힛기록을 수반하는 회생사이클
사이클(No.8W)에서는 DRAM의 회생과 평행하여 캐쉬힛이 발생시 대응 SRAM으로의 데이타기록이 실행된다. 캐쉬힛기록에 수반하는 회생사이클의 설정은 제47도에 표시한 바와같이 외부클럭신호 K의 상승에지에서 캐쉬금지신호 CI# 및 출력가능신호 G#를 "H"로 설정하고 또한 칩선택신호 E#, 캐쉬힛신호 CH#, 회생지시신호 REF# 및 기록가능신호 W#를 "L" 로설정함으로써 실행된다. 이렇게 하여 캐쉬힛기록사이클이 설정되며 또 회생사이클이 설정된다. 캐쉬(SRAM)에서는 캐쉬힛지시신호 CH# 및 기록가능신호 W#의 활성상태에 응답하여 외부클럭신호 K의 상승에지에서 외부기록데이타 D를 입력하여 대응 SRAM 셀 위치에 기록한다. DRAM에서는 내부회생주소카운터가 회생지시신호 REF#에 의하여 기동되고 이 카운터로부터의 회생주소에 의하여 회생동작이 실행된다.
외부클럭신호 K의 상승에지에서 회생지시신호 REF#가 "H"로 설정되면 제31도에 표시한 캐쉬힛기록사이클(No.1)만이 실행되고 DRAM이 회생동작을 정지된다.
No.8RT : 투명출력모드의 캐쉬힛 판독을 수반하는 회생사이클
사이클(No.8RT)에서는 투명출력모드에 의하여 캐쉬힛 판독이 실행되고 DRAM이 자동적으로 회생된다. 사이클(No.8)은 제48도에 표시한 바와같이 칩선택신호 E# 및 캐쉬힛신호 CH# 및 회생지시신호 REF#를 외부클럭신호 K의 상승 에지에서 "L"로 설정하고 또 캐쉬금지신호 CI#, 지령레지스터신호 CR# 및 기록가능신호 W#를 "H"로 설정함으로써 시행된다.
SRAM 캐쉬에서, 캐쉬힛판독지시에 응답하여 외부클럭신호 K의 상승에지에서 캐쉬주소 Ac를 입력하고 SRAM셀을 선택한다.
출력 가능신호 G#은 "L"로 하강하면 소정시간 경과후에 유효 출력데이타 Q가 출력된다.
DRAM에서 회생지시신호 REF#에 응답하여 자동적인 회생이 실행된다. 캐쉬힛 판독에 수반한 회생 사이클에서 외부 클럭신호 K의 상승에지시 회생지시신호 REF#가 "H"로 설정되면 회생지시신호 REF#에 응답하여 수행되는 자동회생이 정지된다. 그러므로 이 경우에는 사이클(No.2T)과 같은 투명출력모드에서의 캐쉬힛 판독사이클이 실행된다.
No.8RT : 래치출력모드의 캐쉬힛판독을 수반하는 회생사이클
제49도에 표시한 사이클(No.8RL)에서 래치출력모드의 캐쉬힛판독이 ARAM이 자동회생과 함께 실행된다. 각종 제어신호의 타이밍 조건은 제47도 및 제48도에 표시한 것과 같다. 레치출력모드에서, 캐쉬힛이 발생하면은 출력가능 신호 G#가 "L"로 하강된 후 전회사이클에서 접근한 데이타가 출력되고 이어서 이번회에서 접근한 데이타가 출력된다.
No.8RR : 레지스터 출력모드의 캐쉬힛판독 사이클을 수반하는 회생사이클
제50도의 사이클(No.8RR)에서 데이타 판독은 레지스터출력모드의 캐쉬힛판독 사이클에 의하여 데이타의 판독이 실행되고 DRAM이 자동적으로 회생된다.
각종 제어신호의 타이밍 조건은 제48도 및 제49도에 표시한 바와 같으며 힛판독 및 자동적회생이 실행된다.
이 사이클(No.8RR)에서는 출력 가능신호 G#가 "L"로 하강되면 전회 사이클에서 선택된 출력 데이타가 출력된다. 이후 출력 가능신호 G#를 일단 "H"로 상승시킨 다음 출력 가능신호 G#를 "L"로 하강하면 이번회 사이클에서 선택된 SREAM 셀의 데이타가 출력된다. CDRAM의 투명출력모드, 래치출력모드, 레지스터출력모드, 마스크기록모드 및 D/Q 분리 모드는 지령레지스터에 소망의 특수기능을 설정하는 지령을 설정함으로써 실현된다.
이하 지령레지스터에 지령을 설정하기 위한 동작 사이클을 설명한다.
No.9 : 지령레지스터 세트 사이클
제51도는 지령레지스터 세트 사이클(사이클 No.9)의 각종 신호의 타이밍을 표시한다.
이 지령레지스터 세트 사이클은 외부 클럭신호 K의 상승에지에서 칩선택신호 E#, 캐쉬 금지 신호 CI#, 지령레지스터신호 CR# 및 기록 가능신호 W#를 "L"로 설정함으로서 실현된다. 이때 지령레지스터의 4개의 레지스터 WR0~WR3 중 어느 하나가 제27도에 표시한 바와같이 선택된다. 출력 모드의 설정에는 지령레지스터 WR0가 선택되고 이때의 입력 데이타 D의 조합에 의하여 출력 모드의 내용이 선택된다. 그러므로 외부 클럭신호 D의 조합에 의하여 출력 모드의 내용이 선택된다. 그러므로 외부 클럭신호 K의 상승에지에서, 지령주소 Ar 및 외부 기록데이타 D가 유효로 간주되어 래치된다. 지령주소 Ar의 2비트 Ar0 및 Ar1가 공히 0("L")일때에 지령레지스터 WR0가 선택된다. 외부 기록데이타 D의 4비트중 상위 2비트 D2(DQ2) 및 D3(DQ3)가 "0"("L")이고 최하위 비트 D0(DQ0)가 "0"이면 투명출력모드로 설정된다. 래치출력모드는 외부클럭신호 K의 상승에지에서 외부 기록데이타 D0 및 D1을 각각 "1"("H") 및 "0"에설정하고 나머지 2비트의 외부기록데이타 D2 및 D3을 "0"에 설정함으로써 선택된다. 레지스터출력모드는 외부클럭신호 K의 상승에지에서 지령주소 Ar0 및 Ar1을 "0"에 설정하고 외부기록데이타 D0 및 D1(DQ0 및 DQ1)을 공히 "1"에 설정하며 외부기록데이타 D2 및 D3(DQ2 및 DQ3)를 공히 "0"에 설정함으로써 선택된다.
제27도에 표시한 지령레지스터의 구성에서는 8개의 레지스터가 설치되고 있으며 8종류의 특수모드를 설정할 수가 있다. 마스크기록모드를 설정하기 위하여 지령레지스터 RR0 및 D/Q 분리모드를 설정하는 레지스터 RR1은 제51도에 표시한 타이밍도에서 기록가능신호 W#를 외부클럭신호의 상승에지에서 "H"에 설정함으로서 이때의 지령주소 Ar의 값에 의하여 소망모드가 선택된다.
제52도는 캐쉬미스(miss hit)시에 CDRAM의 상태전이를 표시한다.
제52a도는 상태전이의 플로이며 제52b도는 각 사이클간 상태전이를 표시한다. 제52도에서 각 사이클을 사이클 번호로 표시한다. 카피백동작 및 블록전송동작이 순차적으로 실행되는 경우를 예로서 표시한다.
제52에서, 캐쉬미스가 발생하면 제35도에 표시한 카피백사이클(사이클 No.3)가 최초로 실행된다. 이에 따라 SRAM으로의 데이타전송모드가 설정된다.
그후 제39도에 표시한 어레이접근사이클(사이클 No.7)이 n(n=(ta/tk)-1)의 반복된다. 여기서 ta는 DRAM의 사이클 시간, tK는 외부클럭 K의 사이클시간을 표시한다. 사이클(No.7)이 n회 반복됨으로써 SRAM에서 DRAM으로의 데이타블록의 일괄전송이 완료된다. 그후 제38도에 표시한 블록전송사이클(사이클 No.4)이 실행된다.
이에 따라 DRAM에서 SRAM으로의 데이타전송모드가 설정된다.
사이클(No.4)에 이어서 사이클(No.7)을 n회 반복함으로써 DRAM에서 SRAM으로의 데이타블록전송이 실행된다. 그후 DRAM은 다음 접근을 받을 수 있는 상태가 된다.
이 상태는 블록전송모드라 하며 이때부터 CPU는 SRAM 또는 DRAM으로 접근할 수가 있다. 어레이활성사이클(사이클 No.7)이 사이클(No.4)에 있어서 n'(n'=(ta/2.tk)-1)회 반복하면은 DRAM에서는 메모리셀로의 복원동작 및 RAS 플차징(precharging)이 미처 완료되지 않으므로 접근할 수가 없다.
그러나, SRAM은 이 상태에서 블록데이타가 DRAM으로부터 이미 전송되어 있어 복원이 불필요하고 SRAM 비트선쌍상의 데이타는 확정상태로 되어 있으므로 CPU는 이 상태에서 SRAM으로의 접근이 가능하다. 이 상태를 캐쉬필(cache fill)상태라 한다. 이 캐쉬필 상태에서, CPU는 SRAM으로만 접근이 가능하다.
제31도에 표시한 캐쉬힛기록사이클(사이클 No.1) 혹은 제34도에 표시한 캐쉬힛판독사이클(사이클 No2.)가 캐쉬필후에 실행된다. 이 캐쉬힛판독사이클(사이클 No.2)은 투명출력모드, 래치출력모드 혹은 레지스터 출력모드로 실행된다.
힛기록은 각 클럭사이클마다 연속실행되며, 힛판독사이클도 각 클럭사이클마다 연속적으로 실행될 수 있다. 힛판독사이클에서 힛기록사이클로 절환동작도 가능하다.
카피백 및 블록전송이 서로 병행하여 실행되는 고속전송모드(파스트카피백)에 의하여 데이타전송이 실행된다.
제53도는 어레이접근시의 상태전이를 표시한다. 제53a도는 어레이접근에서 상태전이의 플로도이고 제53b도는 각 사이클간 상태전이를 표시한다.
어레이 접근은 어레이데이타를 기록하는 어레이기록과 어레이로부터 데이타를 판독하는 어레이판독을 포함한다. 어레이기록에서는 제33도에 표시한 어레이기록사이클(사이클 No.5)가 실행된다. 이 사이클(No.5)에 이어서 사이클(No.7)의 어레이활성사이클이 DRAM 어레이에 데이타를 기록하기 위하여 n회 반복된다.
어레이판독에서는 제38도에 표시한 어레이판독사이클(사이클 No.6)이 실행되고 DRAM으로의 접근이 가능하게 된다. 어레이판독사이클(사이클 No.6) 후 제39도에 표시한 어레이활성사이클(사이클 No.7)이 n'회 반복된다. 이 상태로서는 DRAM으로부터 데이타를 판독할 수 없다. 사이클(No.7)에 이어서 제40도 및 제42도에 표시한 데이타출력을 위한 어레이활성사이클(사이클 No.7Q)이 n'+1회 반복된다. 이 사이클(No.7Q)는 투명출력을 위한 어레이활성사이클, 래치출력을 수반하는 어레이활성사이클 또는 레지스터출력을 수반하는 어레이활성사이클일 수 있다.
이 사이클(No.7Q)의 최후 사이클에서 출력가능신호 G#를 "L"에 설정함으로써 어레이부터의 데이타를 판독할 수 있다.
이 어레이기록 및 어레이판독의 사이클시간이 서로 다른것 같이 보이나 n=n'+1이므로 동일한 클럭사이클로 어레이데이타의 판독/기록을 실행할 수 있다. 이 어레이기록동작 또는 어레이판독동작후 계속해서 어레이기록 또는 어레이판독을 실행할 수 있다.
제54도는 회생시의 상태전이를 표시한다.
제54a도는 회생동작의 상태전이플로이며 제54b도는 회생시의 각 사이클간 상태전이를 표시한다.
DRAM 자동회생만이 실행되고 SRAM으로의 접근이 실행안되는 정상회생에 있어서는 제46도에 표시한 회생사이클(사이클 No.8)가 먼저 실행된다. 그후 제39도에 표시한 어레이활성사이클(사이클 No.7)이 n회 반복된다. 이에 따라 CDRAM 내장의 회생카운터로부터의 회생주소에 의한 1회의 자동회생동작이 완료된다.
힛기록을 수반하는 회생시에는 제47도에 표시한 캐쉬힛기록을 수반하는 회생사이클(사이클 No.8W)이 먼저 실행된 다음 이어서 DRAM의 자동회생이 n클럭사이클간에 실행된다. 이 기간동안 제31도에 표시한 캐쉬힛기록사이클이 n회 CPU에 의하여 실행될 수 있다. 힛판독을 수반하는 회생사이클에는 제48도~제50도에 표시한 캐쉬힛판독이 수반되는 회생사이클(사이클 No.8R)이 실행된다. 이에 따라 DRAM의 자동회생이 기동되고 DRAM에서 n클럭사이클간 자동회생이 실행된다.
CPU는 n클럭사이클간 힛판독을 행할 수 있다. 이 사이클(No.8R)의 출력모드는 투명출력모드, 래치출력모드 또는 레지스터출력모드가 될 수 있다.
이상 이 발명이 적용되는 CDRAM의 각종 구성 및 동작을 설명하였으나, CDRAM의 구성은 상기 실시예에 한정되는 것은 아니다. 그 용량은 4M 비트 CDRAM 즉 4M 비트 DRAM 및 16K 비트 SRAM에 한정되지 않으며 임의의 기억용량의 DRAM 및 SRAM을 사용하여도 된다. 또 그 어레이레이아우트도 패키지의 형상에 따라 수정할 수 있다.
상술한 바와같이 제11도에 표시한 이 발명의 실시예에 의한 CDRAM은 외부에서 주어진 클럭신호 K에 동기하여 동작한다. 클럭신호 K는 시스템클럭과 같이 소정주기로 반복발생되는 신호이다. 이 클럭신호는 CDRAM으로의 접근유무에 관계없이 상시 발생된다.
이 발명은 이 클럭신호 K를 이용하여 링(ring) 발진기등의 발진회로를 불필요하게 하는 간단한 회로구성으로 되고 또한 소점유면적으로 저소비전류의 내부전압 발생회로를 제공한다. 제55도는 내부전압발생회로를 표시하는 블록도이다.
제55도에 표시한 내부전압발생회로(800)는 제11도에 표시한 내부전압발생회로(800)에 대응된다.
클럭버퍼(254)(제11도 참조)로부터의 내부클럭신호 K가 내부전압발생회로(800)에 주어진다. 그러나 외부클럭신호는 클럭버퍼(254)(제11도 참조)를 사용함이 없이 외부판단자를 통하여 직접 수신할 수도 있다. 내부전압발생회로(800)는 클럭신호 K에 응답하여 소망의 내부전압 VIN을 발생한다.
제56도는 제55도에 표시한 내부전압발생회로의 구체적 구성의 한 예를 표시하는 블록도이다.
제56도에서, 내부전압발생회로(800)는 클럭신호 K를 버퍼처리하는 버퍼회로(810)와 이 버퍼회로(810)에서 버퍼처리된 클럭신호에 응답하여 전하 펌프동작을 행하므로써 내부전압 VIN을 발생하는 전하펌프회로(811)를 포함한다.
버퍼회로(810)는 내부전압발생회로(800)는 외부클럭신호 K를 직접 수신한 경우에 필요하게 된다. 그러므로 클럭버퍼(254)가 제11도에 표시한 바와같이 설치된 경우는 버퍼회로(810)는 불필요하다. 제56도의 구성에서 버퍼회로(810) 및 전하펌프회로(811)가 별도로 설치되어 있으나 버퍼회로 및 전하펌프회로를 하나의 전하펌프회로로 간주할 수도 있다.
제57도는 제56도에 표시한 버퍼회로(810)의 구체적 구성의 한 예를 표시한다.
제57도에서, 버퍼회로(810)는 짝수의 직력(연속)접속된 인버터회로(11)~(12n)을 포함한다. 클럭신호 K가 정상적으로 주어지는 신호이므로 버퍼회로(810)에 포함된 인버터회로수는 홀수라도 된다. 즉 전하펌프회로(811)는 클럭신호 K의 상승, 하강에 응답하여 정전하를 공급 및 제거한다. 그러므로 클럭신호 K가 정상적으로 반복하여 공급되면 클럭신호 K가 반전되어 주어진 경우라도 동작은 결과적으로 같게 된다 따라서 버퍼회로(810)는 주어진 신호를 반전하여 출력하는 기능을 갖추어도 된다.
제58도는 전하펌프회로(811)의 구체적 구성의 예를 표시한다.
제58도에서, 전하펌프회로(811)은 버퍼처리된 클럭신호 K'를 받는 용량(CP10) 노드(812a)와 접지전위간에 다이오드 접속된 n채널 MOS 트랜지스터(TQ50),그리고 노드(812a)(812b)간에 다이오드 접속된 트랜지스터(TQ51)을 포함한다.
트랜지스터(TQ50)은 그 게이트와 한쪽 도통단자가 노드(812a)에 접속된다.
트랜지스터(TQ51)은 그 게이트와 한쪽 도통단자가 노드(812b)에 접속된다.
노드(812b)로부터는 기판바이어스전위 Vbb와 같은 내부전압 VIN이 발생된다.
다음은 전하펌프회로(811)의 동작을 간단히 설명한다.
트랜지스터(TQ50) 및 (TQ51)은 임계치 Vth로 하고 클럭신호 K'의 "H"레벨이 전원전압 Vcc라고 가정한다. 클럭신호 K'가 "H"로 상승하면 용량(CP10)의 전하펌프동작에 의하여 정전하가 노드(812a)에 공급되고 노드(812a)의 전위가 상승한다. 노드(812a)의 전위가 상승하면 트랜지스터(TQ50)가 "온"되고 노드(812a)의 전위가 트랜지스터(TQ50)의 임계전압 Vth에 크램프된다. 이때 트랜지스터(TQ51)는 "오프"된다.
클럭신호 K'가 "L"로 하강하면 용량(CP10)의 전하펌프동작에 의하여 전하(정전하)가 노드(812a)에서 제거되고 노드(812a)의 전위가 하강한다. 노드(812a)의 전위가 하강함에 따라 트랜지스터(TQ50) "오프"된다.
노드(812b)와 (812a)간의 진위치가 Vth 이상이 되면 트랜지스터(TQ51)가 "온"되고 노드(812b)에서 정전하가 제거된다. 이 동작은 클럭신호 K'가 주어질 때마다 반복되고 최종적으로는 노드(812b)의 전위가 대략 -Vcc+2.Vth에 안정된다.
제58도에 표시된 전하펌프회로(811)에 의하여 일정한 부전압이 내부전압으로서 발생된다. 이 노드(812b)를 통하여 주어지는 내부전압 VIN을 반도체기판(또는 웰(well)영역)이 인가함으로써 반도체기판은 소정의 부전위에 바이어스된다.
이에 따라 발진회로가 불필요한 기판바이어스 발생회로를 실현할 수 있다.
발진회로를 사용하지 않으므로 발진회로에서 소모되는 전류를 절약할 수 있다.
그러므로 소점유면적으로 저소비전력의 기판바이어스 발생회로를 제공할 수 있다.
전하펌프회로(811)로부터 주어지는 부전위는 기판바이어스 전위가 아니고 부전위로 동작하는 회로부분에 주어져도 된다.
제59도는 전하펌프회로(811)의 다른 구성을 표시한다.
제59도에 표시한 전하펌프회로(811)는 다이오드 접속된 p채널 MOS 트랜지스터(TQ50) 및 (TQ53)을 포함한다. 트랜지스터(TQ52) 및 (TQ53)의 동작 및 기능은 제58도에 표시한 트랜지스터(TQ50) 및 (TQ51)과 같으므로 그 동작설명은 생략한다.
제60도는 내부데이타 발생회로의 다른 예를 표시한다.
제60도는 표시하는 내부데이타 발생회로(800)는 내부 또는 외부클럭신호 K를 소정의 분주비로 분주하는 분주회로(820)과 이 분주회로(820)로부터의 신호에 응답하여 전하펌프 동작을 수행하여 내부전압 VIN을 발생하는 전하펌프회로(811)를 포함한다. 전하펌프회로의 부전하공급(혹은 정전하의 제거)능력은 이에 포함된 콘덴서의 용량치와 주어진 클럭신호의 주파수에 의하여 결정된다. 이 경우, 클럭신호 K의 주파수가 높으면 전하펌프회로의 부전하 공급능력이 높아지므로 소정의 바이어스전압은 전하펌프회로(811)에 의한 부전하분출 및 메모리 동작으로 인한 정전하분출이 서로 균형되는 레벨에 신속히 안정된다.
전하펌프회로(811)의 부전하 공급능력이 너무 높은 경우에는 예를들면 메모리 동작이 실행될 때 기판바이어스전압이 지나치게 낮게 되므로 내부전압 VIN의 레벨을 제어하는 회로 또는 소정의 전위에 내부전압 VIN을 크램프하는 회로가 필요하게 된다.
이 경우 불필요하게 전력이 소비되고 불필요한 회로가 필요하다. 그러므로 분주회로(820)에 의하여 클럭신호 K의 주파수를 소망의 주파수로 저감한 후 전하펌프회로(811)에 부여한다. 분주회로(820)의 분주비는, 내부전압 발생회로에 요구되는 구동능력 즉 내부전압 VIN의 적용용도에 의하여 결정된다.
제61도는 제60도에 표시한 분주회로(820)의 구체적 구성예를 표시한다. 제61도에서, 분주회로(820)는 m개의 직렬 접속된 1비트 2진 카운터(821a)~(82n)을 포함한다. 1비트 2진 카운터(821)(카운터(821a)~(821n)의 각각)는 신호가 2회 주어질 때마다 초기상태로 복귀하다. 그러므로 1개의 2진 카운터(821)는 주어진 신호의 주기를 1/2로 저감한다. m개의 2진 카운터가 직렬 접속된 경우 분주비(1/2)의 m승이 얻어진다. 따라서 1비트 2진 카운터(821)의 개수를 조정함으로써 소망분주비를 제공하는 분주회로(820)가 실현된다. 분주회로(820)는 하나의 1비트 2진 카운터(821)로 될 수도 있다.
분주회로(820)에 대하여는 1비트 2진 카운터 대신에 다른 회로구성을 사용할 수도 있다. 주어진 신호를 분주하는 구성이면 어떤 것이라도 사용할 수 있다.
용도에 따라서는 클럭신호 K의 주파수를 배증시켜 이를 전하펌프회로(811)에 주는 구성이 사용될 수도 있다.
제62도는 내부전압 발생회로의 다른 구성을 표시한다. 제62도에 표시한 내부전압 발생회로(800)는 클럭신호 K 및 칩선택신호 E에 응답하여 내부전압 VIN을 발생한다.
칩선택신호 E가 불활성상태일 때, 반도체기억장치는 대기상태(비선택상태)에 있게 된다.
반도체기억장치의 선택/비선택상태에 의하여 내부전압 발생회로(800)의 부전하 혹은 정전하의 공급능력을 절환함으로써 전력소비의 저감을 도모한다.
제63도는 제62도에 표시한 내부전압발생회로(800)의 구체적 구성예를 표시한 블록도이다.
제63도에서, 내부전압발생회로(800)는 서로 능력이 다른 제1전하 펌프회로(830)와 제2전하 펌프회로(831)를 포함한다. 이들 전화펌프회로(830) 및 (831)의 능력은 전하펌프용량의 용량치를 조정함으로써 실현된다. 제63도의 내부전압 발생회로(800)는 또한 클럭신호 K와 칩선택신호 E에 응답하여 전하펌프회로(830)와 전하펌프회로(831)중 어느 한쪽을 구동하는 스위치회로(835)를 포함한다.
이 스위치회로(835)는 칩선택신호 E의 활성/불활성 상태에 따라서 클럭신호 K를 선택적으로 전하펌프회로(830) 또는 (831)로 전달한다.
스위치회로(835)는 클럭신호 K를 칩선택신호 E의 활성시에 전하펌프회로(830) 및 (831)중 한쪽에 전달하고, 칩선택신호 E의 불활성시에 클럭신호를 다른쪽 전하펌프회로에 전달하여 선택적으로 전하펌프회로(830) 또는 (831)을 구동하는 구성이라도 된다.
또, 스위치회로(835)는 칩선택신호 E가 활성시 클럭신호 K를 양쪽 전하펌프회로(830) 및 (831)에 전달하고, 칩선택신호 E가 불활성시 클럭신호 K를 전하펌프회로중 한쪽에 전달하는 구성이라도 된다. 또, 스위치회로(835)는 칩선택신호 E에 응답하여 전하펌프회로(830) 및 (831)의 동작을 제어하고 있으나, 다른 신호를 스위치회로(835)에 주어진 선택제어신호로서 사용하여도 되며, 적어도 칩 혹은 반도체기억장치의 선택상태/비선택상태를 지정하기 위한 칩선택신호가 선택제어를 지정하기 위한 하나의 제어신호로서 사용되는 구성이면 사용될 수 있다.
클럭신호 K 및 칩선택신호 E는 외부에서 주어져도 되고 또는 장치내에서 버퍼처리된 후에 발생시켜도 된다.
제64도는 제63도에 표시한 스위치회로(835)의 구체적 구성예를 표시한다.
제64도에 표시한 스위치회로(835)는 선택적으로 전하펌프회로(830) 및 (831)을 구동한다.
제64도에서, 스위치회로(835)는 클럭신호 K 및 칩선택신호 E를 수신하는 앤드회로 AND1와 칩선택신호 E를 수신하는 인버터회로 INVT와 클럭신호 K 및 인버터회로 INVT의 출력을 수신하는 앤드회로 AND2를 포함한다.
제64도에 표시한 스위치회로의 구성에서는 칩선택신호 E가 불활성상태이고 반도체기억장치가 비선택상태에 있을 때 칩선택신호 E는 "H"이며, 앤드회로 AND1이 가능상태이고, 앤드회로 AND2는 불능상태가 된다. 따라서 클럭신호 K는 앤드회로 AND1를 통하여 구동능력이 더 작은 전하펌프회로(예들들면,830)에 주어진다.
이에따라 내부전압발생회로(800)의 구동능력은 칩이 비선택상태 일때 작아진다.
칩선택신호 E가 활성상태 즉, "L"이고 반도체기억장치가 선택상태로 될 때 앤드회로 AND2는 가능상태가 되고 앤드회로 AND1은 불능상태가 된다. 이 상태에서 클럭신호 K가 앤드회로 AND2는 가능상태가 된고 앤드회로 AND2를 통하여 더 큰 구동능력을 가진 전하펌프회로(예컨데,831)에 전달된다. 따라서, 제64도에 표시한 스위치회로(835)를 사용함으로써 전하펌프회로(830) 및 (831)이 반도체기억장치의 선택/비선택상태에 의하여 선택적으로 동작할 수 있어 불필요한 전력소비를 방지한다.
제65도는 제62도에 표시한 내부전압 발생회로의 다른 예를 표시한다.
제65도에서, 내부전압발생회로(800)는 하나의 전하펌프회로(811), 서로 다른 분주비를 가진 분주회로(850) 및 (851), 그리고 칩선택신호 E에 응답하여 클럭신호 K를 선택적으로 분주회로(850) 및 (851)에 전달하는 스위치회로(835)를 포함한다.
전하펌프회로의 전하공급능력은 이에 주어지는 발진신호의 주파수에 따라 변동된다.
따라서, 반도체기억장치의 선택/비선택상태에 따라서 전하펌프동작을 위한 발진신호의 주파수를 변동시킴으로써 내부전압 발생회로(800)의 구동능력을 조정할 수 있다.
제61도에 표시한 구성은 분주회로(850) 및 (851)로서 사용될 수 있고 이의 발진주파수를 1비트 2진카운터의 단수를 변동시켜 조정할 수 있다.
스위치회로(835)는 칩선택신호 E에 응답하여 분주회로(850) 또는 (851)에 클럭신호 K를 선택적으로 전달한다.
제64도에 표시한 구성은 스위치회로(853)에 사용된다.
제65도에 표시한 구성에서도 내부전압 발생회로(800)의 구동능력은 반도체기억장치의 선택/비선택상태에 따라 조정이 가능하고 전류소비를 저감할 수 있다.
제62도에 표시한 내부전압발생회로의 구성에서는 내부전압발생회로의 구동능력이 칩선택신호 E에 의하여 조정된다. 그러나, 반도체기억장치는 DRAM이 포함되고 내부회로가 회생시에 동작한다. 그러므로 회생중 기판전위를 소정의 전위로 바이어스하기 위하여 회생지시신호 REF를 조건신호로서 스위치회로(835)에 주는 구성을 사용하여도 된다. 이러한 경우 칩선택신호 E가 "H"이고 회생지시신호 REF가 "L"일 때 회생동작이 지정되는 경우에는 회생지시신호 REF 및 칩선택신호 E의 난드(NAND)를 취한 신호를 칩선택신호 E 대신 제64도에 표시한 앤드회로 AND1 및 AND2에 주면 된다.
제58도 및 제59도에 표시한 전하펌프회로 구성에서는 부의 내부전압 VIN이 발생된다. 그러나, 반도체기억장치에서는 DRAM용 승압위드선 구동신호와 같이 전원전압보다 높은 내부전압이 필요한 경우도 있다. 이와같이 전원전압이상인 승압신호를 발생하는 구성을 아래에 설명한다.
제66도는 이 발명의 다른 발명에 의한 내부전압승압회로를 사용한 승압신호 발생시스템의 구성을 표시한다.
제66도에서, 내부전압발생회로(900)는 클럭신호 K에 응답하여 동작전원전압 Vcc 이상으로 승압된 내부전압 VIN'를 발생한다.
스위치회로(910)는 그 "H" 레벨이 동작전원전압 Vcc 레벨인 내부제어신호ΦZ에 응답하여서 승압신호ΦA를 발생한다.
내부제어신호ΦA가 선택된 DRAM 워드선에 전달된 승압워드선 구동신호일 대, 이 신호ΦA는 제9도에 표시한 구성에서 기판과 트랜지스터 TQ2의 소스가 접속된 노드에 부가된다.
이때 스위치회로(910)에 주어진 동작전원전압 Vcc의 레벨인 내부제어신호ΦZ가 제9도에 표시한 내부제어신호 dr2에 대응된다. 이 내부제어신호ΦA는 워드선 구동신호에 한정되는 것은 아니고 승압레벨이 필요하면 어떤 제어신호에도 사용될 수 있다.
제67도는 제66도에 표시한 내부전압발생회로(900)내의 전하펌프회로의 구체적 구성을 표시한다. 전원전압 이상인 승압내부전압 VIN'을 발생하기 위한 전하펌프회로(920)는 클럭신호 K'를 수신하는 용량 CP30과, 노드(921a)과 (921b)간에 다이오드 접속된 n채널 MOS트랜지스터 TQ61과, 그리고 노드(921a)와 전원전위 Vcc간에 다이오드 접속된 n채널 MOS트랜지스터 TQ60을 포함한다. 트랜지스터 TQ60은 그 게이트와 한쪽 도통단자가 전원전위 Vcc에 접속된다. 트랜지스터 TQ61은 그 게이트와 한쪽 도통단자가 노드(921a)에 접속된다. 승압된 내부전압 VIN'는 노드(921b)에서 발생된다. 다음은 동작을 설명한다.
용량 CP30은 클럭신호 K'에 응답하여서 노드(921a)에 대한 전하펌프동작을 실행한다. 클럭신호 K'가 "H"로 상승하면 정전하가 노드(921a)에 공급하고 노드(921a)의 전위가 상승한다. 이때 트랜지스터 TQ60은 "오프"되고 트랜지스터 TQ61은 "온"되어 정정하가 노드(921b)에 공급된다. 클럭신호 K'가 "L"로 하강하면 노드(921a)에서 정전하가 제거되고 노드(921a)의 전위가 하강한다. 이때 트랜지스터 TQ61은 "오프"되고 트랜지스터 TQ60은 "온"되어 노드(921a)의 전위는 Vcc-Vth에 크램프된다.
이 동작은 클럭신호 K'가 주어질 대마다 반복되며 정전하가 노드(921b)에 공급되어 내부전압 VIN'이 상승하고 노드(921b)의 최종전위가 승압레벨인 Vcc+2ㆍVth에 도달한다.
제68도는 제66도에 표시한 스위치회로(910)의 구체적 구성의 한 예를 표시한다.
제68도에서, 스위치회로(910)는 서로 상보접속된 P채널 MOS트랜지스터 TQ90 및 n채널 MOS트랜지스터 TQ91를 포함된다. 트랜지스터 TQ90의 기판으로는 승압된 내부전압 VIN'이 주어진다. 이에 따라 트랜지스터 TQ90은 신호손실이나 펀치스투(punch through)를 발생시키는 일없이 확실하게 승압된 내부전압 VIN'을 전달한다.
내부제어신호ΦZ는 트랜지스터 TQ90 및 TQ91의 게이트에 주어진다.
제67도 및 제68도에 표시한 회로가 승압워드선 구동신호발생회로로서 사용된 경우 제9도의 구성과 비교하여 장치구성이 더 간단하게 되고 더욱 소점유면적의 승압회로를 얻게 된다.
내부신호ΦA를 워드선구동신호로서 사용하는 경우 다만 복원시에만 승압되는 것이 아니고 워드선 활성기간중 계속적으로 승압을 유지하여도 된다.
제68도에 표시한 스위치회로에서 내부제어신호ΦZ가 "L"로 될 때 트랜지스터 TQ90은 "온"되고 트랜지스터 TQ91은 "오프"되어 승압된 내부신호ΦA가 출력된다.
내부제어신호ΦZ이 "H"가 되면 트랜지스터 TQ90은 "오프"되고 트랜지스터 TQ91은 "온"되어 내부신호ΦA은 "L"로 방전된다.
제68도에 표시한 구성에서 트랜지스터 TQ91의 드레인/소스전위가 고압이 되지 않도록 제9도와 같이 트랜지스터 TQ4를 트랜지스터 TQ91과 내부신호ΦA의 출력노드간에 삽입하여도 된다.
제68도에 표시한 스위치회로(910)의 구성에서는 내부신호ΦA는 소정기간만 승압레벨로 유지될 필요가 있으므로 그 불활성 상태일때는 "L"로 설정되어야 한다.
이 때문에 트랜지스터 TQ91이 필요하게 된다. 그러나, 이 트랜지스터 TQ91을 제거하고 트랜지스터 TQ90이 게이트에서만 내부제어신호ΦZ를 수신하는 구성으로 하면, 항상 승압레벨인 내부신호ΦA가 발생한다.
이 결과 얻게 되는 회로는, 지속적으로 승압레벨을 유지하기위한 레벨유지회로로서 사용될 수 있다. 즉 내부신호ΦA에 리크(leak)가 있어 그 전압레벨이 하강한 경우에도 이 리크전하는 내부전압발생회로의 전하펌프회로에서 공급되는 전하에 의하여 충분히 보충될 수 있으므로 신호ΦA의 승압레벨을 안정적으로 유지할 수 있는 레벨유지회로를 얻을 수 있다.
이와같이 레벨유지회로로서 사용되면 내부신호ΦA가 워드선구동신호로서 사용되더라도 전하펌프회로(920)로부터 공급된 전하에 의하여 리크가 보상되어서 안정된 승압레벨을 유지할 수 있다.
상술한 내부전압발생회로가 적용된 반도체기억장치의 예로서 CDRAM을 설명하였으나 반도체장치는 이에 한정되지 않는다. 예를들면, 반도체기억장치(890)가 제69도에 표시한 바와같이 DRAM 또는 SRAM의 메모리회로(892)를 포함하고 이 메모리회로(892)가 외부클럭신호 CLK에 동기하여 동작하는 경우 이 외부클럭신호 CLK에 응답하여서 소망의 내부전압을 발생하는 내부전압발생회로(891)을 설치하여도 된다.
어떤 메모리회로도 데이타 입출력이 외부클럭신호 CLK에 동기하여 실행되면 사용될 수 있다. 클럭신호로서는 반드시 시스템클럭과 같이 일정한 소정주기로 주어지는 클럭신호일 필요는 없다. 예를들면, 상술한 CDRAM에서 DRAM으로 접근되어 있는 경우 SRAM으로 접근하여 그 데이타를 판독할 수는 없다.
이 경우, 클럭신호 K의 주파수를 감소시켜 전력소비를 저감할 수 있다. 대기 상태 혹은 DRAM의 회생시에서는 클럭신호 K의 주기를 길게 할 수 도 있다.
단, SRAM이 회생중 접근되지 않게 한다. CDRAM의 동작상태에 의하여 외부클럭신호 K의 주기를 변동시킴으로써 전류소비를 경감시킬 수 있다. 그러므로 외부에서 주어지는 클럭신호 K는 일정한 주기로 할 필요는 없다. 즉 반도체기억장치로의 접근유무에 관계없이 반복 주어지는 어떠한 제어신호라도 내부전압 발생회로가 응답하는 클럭신호로서 사용될 수 있다. 이와같은 제어신호를 가진 반도체기억장치의 다른 예에 화상처리 분야에서 일반적으로 사용되는 2중 포트 RAM이 있다.
제70도는 이 발명에 의한 내부전압발생회로를 VRAM(2중포트 RAM)에 적용한 구성을 개략적으로 표시한다. 2중포트 RAM은 데이타 WIO를 임의순서로 입출력 가능한 RAM 포트(896)와, 데이타 SIO를 순차적으로 입출력 가능한 SAM 포트를 포함한다.
RAM 포트(896)은 일반적으로 대용량의 DRAM을 구성된다. RAM 포트(896)의 1행 데이타는 SAM코트(897)의 직렬식 접근메모리로 전송가능하며, 데이타 SIO의 입출력은 이 직렬식 접근메모리와 외부간에서 순차 이루어진다.
SAM 포트로의 데이타입출력 타이밍과 데이타입출력 속도는 외부에서 주어진 클럭신호 SC에 의하여 결정된다. 클럭신호 SC는 SAM 포트에서만 이용되고 RAM 포트(896)에서는 사용되지 않는다.
외부클럭신호 SC에 응답하여 소망의 내부전압을 발생하는 내부전압발생회로(896)을 2중포트 RAM(895)에 설치하면 상술한 실시예와 같이 저전류소비이고 소점유 면적의 내부전압발생회로(898)를 얻을 수 있으며, 따라서 고밀도 고집적화된 2중포트 RAM을 얻게 된다.
상술한 바와같이 이 발명에 의하면 소망의 내부전압이 외부로부터 반복적으로 주어지는 제어신호에 응답하여 발생하도록 구성하였으므로 저소비전류이고 소점유면적인 간이회로구성의 내부전압발생회로를 갖춘 반도체기억장치를 얻을 수 있다.
이에따라 저소비전류의 고밀도 고집적화된 반도체기억장치를 실현할 수 있다.

Claims (35)

  1. 외부에서 주어진 외부제어신호에 응답하여 동작하는 클럭버퍼(254), 제어클럭버퍼(250), 주소버퍼(252), 내부전압발생회로(800)을 포함하는 반도체기억장치와, 상기 반도체기억장치로의 접근유무에 관계없이 상기 외부 제어신호가 반복적으로 주어지는 장치에 있어서, 상기 외부제어신호에 응답하여 상기 반도체기억장치에 사용되는 내부전압을 발생하는 내부전압발생회로(800), 또는 (900), 또는 (891), 또는 (898)과 전하펌프회로(811), 또는 (920)을 구비한 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 반도체기억장치는 반도체기판상체 형성되고, 내부전압발생수단은, 상기 반도체기판에 소정의 바이어스 전위를 주기 위한 내부전압발생회로(800)과, 전하펌프회로(811)을 포함하는 것을 특징으로하는 반도체기억장치.
  3. 제1항에 있어서, 상기 내부전압 발생수단은 상기 외부제어신호에 응답하여 동작전원전위 이상의 레벨인 승압된 신호를 발생하는 내부전압 발생회로(900)과, 전하펌프회로(920)을 포함하는 것을 특징으로하는 반도체기억장치.
  4. 제3항에 있어서, 제어신호에 응답하여 상기 승압신호를 워드선구동신호로서 선택된 워드선에 전송되도록 전송하는 스위칭회로(910)을 추가로 구성한 것을 특징으로 하는 반도체기억장치.
  5. 제1항에 있어서, 제어신호 (ΦZ)에 응답하여, 상기 내부전압을 내부신호선에 전달하여, 이 내부신호선을 상기 내부전압레벨로 유지시키는 트랜지스터(TQ90)을 추가로 구성한 것을 특징으로하는 반도체기억장치.
  6. 단일 기판상에 형성된 반도체기억장치에 있어서, 연속적인 외부클럭신호(K),(SC),(CLK)를 수신하는 클럭입력단자와, 이 클럭신호에 응답하여 내부전압을 발생하는 상기 클럭단자에 접속된 내부전압발생회로(800), 또는(900), 또는(891), 또는(898)을 구비한 것을 특징으로하는 반도체기억장치.
  7. 제6항에 있어서, 상기 내부전압은 상기 기판에 인가되는 기판바이어스전압인 것을 특징으로하는 반도체기억장치.
  8. 제6항에 있어서, 상기 내부전압 발생수단은 전하펌프회로(811), 또는(830),또는(831)로 구성된 것을 특징으로하는 반도체기억장치.
  9. 제8항에 있어서, 상기 전하펌프회로는 상기 클럭신호에 응답하여 동작하는 콘덴서(CP10),(CP30)과 크램핑수단인 트랜지스터(TQ50)(TQ51)(TQ52)(TQ53)(TQ60)(TQ61)로 구성된 것을 특징으로 하는 반도체기억장치.
  10. 제9항에 있어서, 상기 크램핑수단을 다이오드 접속된 전계효과 트랜지스터(FET)로 구성된 것을 특징으로하는 반도체기억장치.
  11. 제8항에 있어서, 상기 내부전압발생수단은 상기 전하펌프회로와 상기 클럭입력단자에 접속된 분주회로(Frequency clivider circuit)(820)이 추가구성된 것을 특징으로하는 반도체기억장치.
  12. 제11항에 있어서, 상기 분주회로는 연속(cascade)으로 접속된 복수개의 2진 카운터회로(821a)~(821n)로 구성된 것을 특징으로하는 반도체기억장치.
  13. 제8항에 있어서, 메모리기능을 가능하게 하는 신호(E)를 수신하는 칩선택단자가 추가구성되고, 상기 내부전압 발생회로는 상기 칩선택단자에 접속되어 칩선택신호에 응답하여서 상기 전하펌프회로를 선택적으로 활성화하는 스위칭회로(835)가 추가구성된 것을 특징으로 하는 반도체기억장치.
  14. 제13항에 있어서, 상기 내부전압발생회로에는 제1전하펌프회로(830)와 다른 능력을 가진 제2전하펌프회로(831)을 추가구성하고 상기 스위칭회로에는 상기 칩선택신호에 응답하여 서로 독립적으로 상기 제1 및 제2의 전하수단을 활성화하는 논리회로(AND1,AND2)를 구성한 것을 특징으로 하는 반도체기억장치.
  15. 제8항에 있어서, 메모리기능을 가능하게 하는 신호를 수신하는 첩선택단자를 추가구성하고, 상기 내부전압 발생회로에는 상기 전하펌프회로에 접속되고 상기 클럭신호를 수신하는 상이한 분주비(division Ration)를 강진 한쌍의 분주회로(850),(851)과 상기 칩선택단자에 접속되어서 상기 칩선택신호에 응답하여 서로 독립적으로 상기 한쌍의 분주회로를 활성화하는 스위칭회로(835)를 추가구성한 것을 특징으로 하는 반도체기억장치.
  16. 제13항에 있어서, 상기 전하펌프회로는, 상기 클럭신호에 응답하여 동작하는 콘덴서(CP10),(CP30)및 다이오드 접속된 전계효과 트랜지스터로된 스위칭수단(TQ50),(TQ51),(TQ52),(TQ53),(TQ60),(TQ61)로 구성된 것을 특징으로 하는 반도체기억장치.
  17. 제15항에 있어서, 상기 전하펌프회로는, 상기 클럭신호에 응답하여 동작하는 콘덴서와 다이오드 접속된 전계효과 트랜지스터로 된 스위칭수단으로 구성된 것을 특징으로 하는 반도체기억장치.
  18. 제6항에 있어서, 제어신호 응답하여 상기 내부전압을 내부구동신호(ΦA)로서 전송하는 스위칭회로(910)을 추가 구성한 것을 특징으로 하는 반도체기억장치.
  19. 제18항에 있어서, 상기 내부전압은 상기 반도체기억장치의 동작전원전압보다 높은 레벨인것을 특징으로 하는 반도체기억장치.
  20. 제19항에 있어서, 상기 내부구동신호는, 선택된 워드선으로 전송될 승압워드선 구동신호인 것을 특징으로 하는 반도체기억장치.
  21. 단일 반도체칩상에 형성된 반도체기억장치에 있어서, 복수의 동적메모리셀(DMC)를 포함하는 제1메모리어레이(1),(101),(MM)와 복수의 정적메모리셀(SMC)을 포함하는 제2메모리어레이 (2),(201),(SAM)와, 상기 제1메모리어레이와 제2메모리어레이 사이의 데이타 전송을 하는 데이타 전송수단(3),(210),(BTG)와 반복적으로 주어지는 클럭신호에 응답하여 상기 반도체 기억장치내에서 사용되는 내부신호를 발생하는 제어수단인 제어클럭버퍼(250), 주소버퍼(252), 지령레지스터(270)과 반복적으로 주어지는 클럭신호에 응답하여 내부전압을 발생하는 내부전압발생회로(800), 또는 (900)에 의하여 구성된 것을 특징으로 하는 반도체기억장치.
  22. 제21항에 있어서, 상기 내부전압은 상기 반도체칩에 인가되는 기판바이어스전압을 공급하는 것을 특징으로 하는 반도체기억장치.
  23. 제21항에 있어서, 상기 내부전압은 상기 반도체기억장치의 동작전원전압보다 높은 승압된 전압을 공급하는 것을 특징으로 하는 반도체기억장치.
  24. 제21항에 있어서, 전송제어신호(ΦZ)에 응답하여 상기 내부신호를 상기 반도체기억장치에 사용되는 제어신호로서 전송하는 전송수단인 스위칭회로(910)을 추가구성한 것을 특징으로 하는 반도체기억장치.
  25. 제24항에 있어서, 상기 전송수단인 제1메모리어레이 내의 메모리셀의 한행에 접속되는 선택된 워드선으로 전송되는 워드선구동신호를 발생하는 수단인 트랜지스터(TQ90)를 포함하는 것을 특징으로 하는 반도체기억장치.
  26. 제21항에 있어서, 상기 내부전압발생회로는 콘덴서(CP10),(CP30)의 전하펌핑동작을 통하여 상기 내부전압을 발생하는 전하펌프회로(811), 또는(831), 또는(831)을 포함하고, 상기 반도체기억장치는, 이 장치의 기능을 표시하는 칩선택신호(E)에 응답하여 상기 전하펌프회로의 전하펌핑동작 반복사이클을 제어하는 수단인 스위칭회로(835)를 추가 구성하는 것을 특징으로 하는 반도체기억장치.
  27. 반도체기억장치에 있어서, 상기 반도체기억장치에 반복하여 주어지는 클럭신호에 응답하여, 상기 반도체기억장치에 사용되는 내부전압을 발생하는 스텝들로 구성한 것을 특징으로 하는 반도체기억장치의 내부전압발생방법.
  28. 제27항에 있어서, 상기 내부전압발생스텝은 콘덴서 전하펌핑동작을 통하여 상기 반도체기억장치가 형성된 기판에 인가되는 기판바이어스전압을 발생하는 스텝을 포함하는 것을 특징으로 하는 반도체기억장치의 내부전압발생방법.
  29. 제27항에 있어서, 상기 내부전압발생스텝은 콘덴서의 전하펌핑동작과 상기 반도체 기억장치의 동작전원전압 이상의 승압된 전압신호를 통하여 발생하는 스텝을 포함하는 것을 특징으로 하는 반도체기억장치의 내부전압발생방법.
  30. 제29항에 있어서, 상기 반도체기억장치는 행과 열의 매트릭스 배열된 복수의 동적메모리셀(DMC)를 포함하고, 상기 내부전압발생시스템은, 상기 매트릭스의 메모리셀의 하나의 행에 접속되는 선택위드선에 전송되어야 할 승압워드구동신호(ΦA)를 발생하는 스텝이 포함된 것을 특징으로 하는 반도체 기억장치의 내부전압발생방법.
  31. 복수의 정적메모리셀(SMC)를 포함하는 캐쉬메모리(200)과, 복수의 동적메모리셀(DMC)를 포함하는 메인메모리(100)과, 상기 캐쉬메모리와 메인메모리 사이에 데이타를 전송하는 데이타전송수단인 상방향전송게이트회로(3),(BTG),(210)으로 구성된 반도체기억장치에 있어서, 상기 반도체기억장치에 반복하여 주어지는 클럭신호에 응답하여 내부전압을 발생하는 스텝이 구성된 것을 특징으로 하는 반도체기억장치의 내부전압발생회로.
  32. 제31항에 있어서, 상기 내부전압 발생스텝에는 상기 클럭신호에 응답하여 콘덴서의 전하펌핑동작을 통하여 상기 반도체기억장치가 형성된 기판에 인가되는 바이어스전압을 발생하는 스텝을 포함하는 것을 특징으로 하는 반도체기억장치의 내부전압발생방법.
  33. 제31항에 있어서, 상기 내부전압발생스텝에는 상기 클럭신호에 응답하는 콘데서의 전하펌핑동작을 통하여 상기 반도체기억장치의 동작전원전압보다 높은 승압전압신호를 발생하는 스텝이 포함된 것을 특징으로 하는 반도체기억장치의 내부전압발생방법.
  34. 제33항에 있어서, 전송제어신호(ΦZ)에 응답하여, 상기 반도체기억장치에 사용되는 내부신호(ΦA)로서, 상기 승압전압신호를 전송하는 스텝을 추가로 구성한 것을 특징으로 하는 반도체기억장치의 내부전압발생방법.
  35. 제33항에 있어서, 상기 동적메모리셀은 행과 열의 매트릭스로 배열되고, 상기 방법은 워드선구동제어신호(ΦZ)에 응답하여 상기 매트릭스의 메모리셀의 선택된 행에 접속된 선택된 워드선으로 상기 승압전압신호를 전송하는 스텝을 포함하는 것을 특징으로 하는 반도체기억장치의 내부전압발생방법.
KR1019920001630A 1991-02-07 1992-02-01 반도체기억장치 및 그 내부전압발생방법 KR950014905B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-016694 1991-02-07
JP3016694A JPH04255989A (ja) 1991-02-07 1991-02-07 半導体記憶装置および内部電圧発生方法

Publications (2)

Publication Number Publication Date
KR920017102A KR920017102A (ko) 1992-09-26
KR950014905B1 true KR950014905B1 (ko) 1995-12-16

Family

ID=11923406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920001630A KR950014905B1 (ko) 1991-02-07 1992-02-01 반도체기억장치 및 그 내부전압발생방법

Country Status (5)

Country Link
US (1) US6333873B1 (ko)
EP (1) EP0498107B1 (ko)
JP (1) JPH04255989A (ko)
KR (1) KR950014905B1 (ko)
DE (1) DE69126420T2 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5347172A (en) * 1992-10-22 1994-09-13 United Memories, Inc. Oscillatorless substrate bias generator
US5337284A (en) * 1993-01-11 1994-08-09 United Memories, Inc. High voltage generator having a self-timed clock circuit and charge pump, and a method therefor
US5933855A (en) 1997-03-21 1999-08-03 Rubinstein; Richard Shared, reconfigurable memory architectures for digital signal processing
AU7693198A (en) * 1997-06-04 1998-12-21 Richard Rubinstein Processor interfacing to memory-centric computing engine
US6895452B1 (en) 1997-06-04 2005-05-17 Marger Johnson & Mccollom, P.C. Tightly coupled and scalable memory and execution unit architecture
WO1999000846A1 (fr) * 1997-06-27 1999-01-07 Hitachi, Ltd. Dispositif a circuit integre a semi-conducteurs
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
JP4160790B2 (ja) * 2002-06-28 2008-10-08 株式会社ルネサステクノロジ 半導体装置
US7971030B2 (en) 2002-08-07 2011-06-28 Mmagix Technology Limited Method for using multiple processing resources which share multiple co-processor resources
KR100520138B1 (ko) * 2002-11-28 2005-10-10 주식회사 하이닉스반도체 펌핑전압 발생장치
KR100542708B1 (ko) * 2003-05-28 2006-01-11 주식회사 하이닉스반도체 고전압 발생기
KR100586545B1 (ko) * 2004-02-04 2006-06-07 주식회사 하이닉스반도체 반도체 메모리 장치의 오실레이터용 전원공급회로 및 이를이용한 전압펌핑장치
KR100604657B1 (ko) * 2004-05-06 2006-07-25 주식회사 하이닉스반도체 최적화된 내부전압을 공급할 수 있는 전원공급회로를구비하는 반도체 메모리 장치
KR100761358B1 (ko) * 2004-06-03 2007-09-27 주식회사 하이닉스반도체 반도체 기억 소자 및 그의 내부 전압 조절 방법
KR100689817B1 (ko) * 2004-11-05 2007-03-08 삼성전자주식회사 전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치
KR100702124B1 (ko) * 2005-04-01 2007-03-30 주식회사 하이닉스반도체 내부전압 공급회로
KR100696958B1 (ko) * 2005-04-29 2007-03-20 주식회사 하이닉스반도체 내부 전압 발생 회로
KR100696956B1 (ko) * 2005-04-29 2007-03-20 주식회사 하이닉스반도체 내부전원 생성장치
KR100733419B1 (ko) * 2005-04-30 2007-06-29 주식회사 하이닉스반도체 내부전원 생성장치
KR100733414B1 (ko) * 2005-04-30 2007-06-29 주식회사 하이닉스반도체 내부전원 생성장치
KR100649973B1 (ko) * 2005-09-14 2006-11-27 주식회사 하이닉스반도체 내부 전압 발생 장치
US7417494B2 (en) * 2005-09-29 2008-08-26 Hynix Semiconductor Inc. Internal voltage generator
US8001434B1 (en) 2008-04-14 2011-08-16 Netlist, Inc. Memory board with self-testing capability
KR100902060B1 (ko) 2008-05-08 2009-06-15 주식회사 하이닉스반도체 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법
JP5667932B2 (ja) * 2011-06-16 2015-02-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
US10199090B2 (en) * 2016-09-21 2019-02-05 Apple Inc. Low active power write driver with reduced-power boost circuit
JP7166797B2 (ja) * 2018-06-13 2022-11-08 ラピスセミコンダクタ株式会社 電圧生成回路、半導体記憶装置、及び電圧生成方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55162257A (en) * 1979-06-05 1980-12-17 Fujitsu Ltd Semiconductor element having substrate bias generator circuit
JPS56117390A (en) * 1980-02-16 1981-09-14 Fujitsu Ltd Semiconductor memory device
US4460835A (en) * 1980-05-13 1984-07-17 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator
US4494223B1 (en) * 1982-09-16 1999-09-07 Texas Instruments Inc Sequentially clocked substrate bias generator for dynamic memory
JPS59162690A (ja) * 1983-03-04 1984-09-13 Nec Corp 擬似スタテイツクメモリ
JPH069114B2 (ja) 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
US4585954A (en) * 1983-07-08 1986-04-29 Texas Instruments Incorporated Substrate bias generator for dynamic RAM having variable pump current level
JPS60170962A (ja) 1984-02-16 1985-09-04 Nec Corp 半導体集積回路
US4577293A (en) 1984-06-01 1986-03-18 International Business Machines Corporation Distributed, on-chip cache
JPS6159688A (ja) * 1984-08-31 1986-03-27 Hitachi Ltd 半導体集積回路装置
JPH0793009B2 (ja) * 1984-12-13 1995-10-09 株式会社東芝 半導体記憶装置
US4731758A (en) * 1985-06-21 1988-03-15 Advanced Micro Devices, Inc. Dual array memory with inter-array bi-directional data transfer
JPS6214368A (ja) * 1985-07-11 1987-01-22 Victor Co Of Japan Ltd デイスク駆動装置
JPS6238590A (ja) 1985-08-13 1987-02-19 Fujitsu Ltd 半導体記憶装置
JPS62164296A (ja) 1986-01-14 1987-07-20 Sanyo Electric Co Ltd 半導体メモリ
JPH0817032B2 (ja) 1986-03-12 1996-02-21 株式会社日立製作所 半導体集積回路装置
JPS62223891A (ja) 1986-03-26 1987-10-01 Hitachi Ltd 半導体記憶装置
JPH0799625B2 (ja) * 1986-06-02 1995-10-25 松下電子工業株式会社 基板バイアス電圧発生器
JPS6339057A (ja) 1986-08-05 1988-02-19 Fujitsu Ltd 仮想記憶メモリ
JPS6381692A (ja) 1986-09-26 1988-04-12 Hitachi Ltd 半導体記憶装置
US4912636A (en) * 1987-03-13 1990-03-27 Magar Surendar S Data processing device with multiple on chip memory buses
US4894770A (en) 1987-06-01 1990-01-16 Massachusetts Institute Of Technology Set associative memory
JP2714944B2 (ja) 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
JP2631663B2 (ja) * 1987-08-20 1997-07-16 富士写真フイルム株式会社 所望画像信号範囲決定方法
JPH01146187A (ja) 1987-12-02 1989-06-08 Mitsubishi Electric Corp キヤッシュメモリ内蔵半導体記憶装置
JPH01225354A (ja) 1988-03-04 1989-09-08 Hitachi Ltd 半導体装置
JPH01263993A (ja) 1988-04-13 1989-10-20 Hitachi Ltd 半導体記憶装置
US5200925A (en) * 1988-07-29 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Serial access semiconductor memory device and operating method therefor
JPH0724298B2 (ja) * 1988-08-10 1995-03-15 日本電気株式会社 半導体記憶装置
US4961167A (en) * 1988-08-26 1990-10-02 Mitsubishi Denki Kabushiki Kaisha Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein
JPH0287392A (ja) 1988-09-22 1990-03-28 Hitachi Ltd 半導体記憶装置
US5185721A (en) * 1988-10-31 1993-02-09 Texas Instruments Incorporated Charge-retaining signal boosting circuit and method
KR910004737B1 (ko) * 1988-12-19 1991-07-10 삼성전자 주식회사 백바이어스전압 발생회로
KR910009555B1 (ko) 1989-01-09 1991-11-21 조경연 싱글 포트 듀얼 ram(spdram)
KR920010749B1 (ko) * 1989-06-10 1992-12-14 삼성전자 주식회사 반도체 집적소자의 내부전압 변환회로
KR940008295B1 (ko) * 1989-08-28 1994-09-10 가부시기가이샤 히다찌세이사꾸쇼 반도체메모리
FR2668668B1 (fr) * 1990-10-30 1994-02-04 Samsung Electronics Co Ltd Generateur de tension de substrat pour un dispositif a semiconducteurs.
US5239639A (en) * 1990-11-09 1993-08-24 Intel Corporation Efficient memory controller with an independent clock
JP3315130B2 (ja) * 1991-05-20 2002-08-19 三菱電機株式会社 半導体集積回路
US5146110A (en) * 1991-05-22 1992-09-08 Samsung Electronics Co., Ltd. Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation
US5208557A (en) * 1992-02-18 1993-05-04 Texas Instruments Incorporated Multiple frequency ring oscillator

Also Published As

Publication number Publication date
EP0498107B1 (en) 1997-06-04
DE69126420D1 (de) 1997-07-10
EP0498107A2 (en) 1992-08-12
KR920017102A (ko) 1992-09-26
US6333873B1 (en) 2001-12-25
JPH04255989A (ja) 1992-09-10
EP0498107A3 (en) 1993-01-13
DE69126420T2 (de) 1997-10-30

Similar Documents

Publication Publication Date Title
KR950014905B1 (ko) 반도체기억장치 및 그 내부전압발생방법
US6170036B1 (en) Semiconductor memory device and data transfer circuit for transferring data between a DRAM and a SRAM
EP0509811B1 (en) Semiconductor memory device
US7450444B2 (en) High speed DRAM architecture with uniform access latency
US5680363A (en) Semiconductor memory capable of transferring data at a high speed between an SRAM and a DRAM array
US6453400B1 (en) Semiconductor integrated circuit device
KR100211182B1 (ko) 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치
KR100443029B1 (ko) 반도체기억장치,반도체장치,데이타처리장치및컴퓨터시스템
US5636174A (en) Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US6324104B1 (en) Semiconductor integrated circuit device
US6243279B1 (en) Semiconductor integrated circuit device
US20020136081A1 (en) Semiconductor integrated circuit device
JPH0140435B2 (ko)
US6339817B1 (en) Semiconductor memory including main and sub memory portions having plural memory cell groups and a bidirectional data transfer circuit
JPH052872A (ja) 半導体記憶装置
JPH11126477A (ja) マルチバンクｄｒａｍ用の階層カラム選択ライン・アーキテクチャ
JP2951786B2 (ja) 半導体記憶装置
JP2001307482A (ja) 半導体記憶装置
JP2001307481A (ja) 半導体記憶装置
JP2001307483A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071207

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee