KR100211182B1 - 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치 - Google Patents

버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

반도체 기억장치는 메모리 셀 어레이(10)와, 행 디코더(12)와, 입출력 레지스터열(18)과, 버스트 카운터(32)와, 입출력(20)과, 리프레시 카운터(38)와, 멀티플렉서(30)를 구비한다.
메모리 셀 어레이는 복수의 워드선 WL과 복수의 비트선쌍 BL, /BL과 복수의 메모리 셀 SMC를 포함한다.
입출력 레지스터 열은 비트선쌍에 대응하여 설치되는 복수의 레지스터(184-184m )를 구비한다.
레지스터는 대응하는 비트선쌍과 접속되는 입출력 버스는 버스트 카운터에 응답하여 레지스터 열의 데이터를 순차 입출력한다.
멀티플렉서는 외부 어드레스신호를 행 디코더에 내부 어드레스신호로서 공급하는 동시에, 비트선쌍에서 레지스터에 데이터가 전송 되었을 때, 또는 레지스터에서 비트선쌍에 데이터가 전송되기 전에, 외부 어드레스신호의 대신에 리프레시 카운터에서의 리프레시 어드레스신호를 공급한다.
이에 의해, 데이터의 버스트 판독/기록 동작중에 리프레시 동작이 행하여 진다.

Description

버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치
제1도는 본 발명의 실시예 1에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도.
제2도는 제1도에 표시된 반도체 기억장치에 있어서, 1개의 메모리 셀의 구성을 표시하는 회로도.
제3도는 제1도에 표시된 반도체 기억장치의 버스트 판독동작을 표시하는 타이밍 차트.
제4도는 제1도에 표시된 반도체 기억장치의 버스트 기록동작을 표시하는 타이밍 차트.
제5도는 본 발명의 실시예 2에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도.
제6도는 제5도에 표시된 반도체 기억장치의 버스트 판독동작을 표시하는 타이밍 차트.
제7도는 제5도에 표시된 반도체 기억장치의 버스트 기록동작을 표시하는 타이밍 차트.
제8도는 본 발명의 실시예 3에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도.
제9도는 본 발명의 실시예 4에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도.
제10도는 제9도에 표시된 반도체 기억장치의 버스트 판독동작을 표시하는 타이밍 차트.
제11도는 제9도에 표시된 반도체 기억장치의 버스트 기록동작을 표시하는 타이밍 차트.
제12도는 본 발명의 실시예 5에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도.
제13도는 제12도에 표시된 반도체 기억장치의 버스트 판독동작의 일예를 표시하는 타이밍 차트.
제14도는 제12도에 표시된 반도체 기억장치의 버스트 기록동작의 일예를 표시하는 타이밍 차트.
제15도는 제12도에 표시된 반도체 기억장치의 버스트 판독동작의 다른예를 표시하는 타이밍 차트.
제16도는 제12도에 표시된 반도체 기억장치의 버스트 기록동작의 다른예를 표시하는 타이밍 차트.
제17도는 본 발명의 실시예 6에 의한 반도체 기억장치의 버스트 판독동작을 표시하는 타이밍 차트.
제18도는 본 발명의 실시예 7에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도.
제19도는 본 발명의 실시예 8에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도.
제20도는 제19도에 표시된 반도체 기억장치의 버스트 판독동작을 표시하는 타이밍 차트.
제21도는 제19도에 표시된 반도체 기억장치의 버스트 기록동작을 표시하는 타이밍 차트.
제22도는 DRAM의 메모리 셀의 구성을 표시하는 회로도.
제23도 (a) 및 (b)는 제22도에 표시된 메모리 셀의 구성을 표시하는 도면이고, (a)는 평면도, (b)는 제23도 (a)의 B-B선에 따른 단면도.
제24도는 SRAM의 메모리 셀의 구성을 표시하는 회로도.
제25도는 제24도에 표시된 메모리 셀의 구성을 표시하는 평면도.
제26도는 버스트 동작이 가능한 종래의 SRAM의 일예를 표시하는 블록도.
제27도는 제26도에 표시된 SRAM의 버스트 판독동작을 표시하는 타이밍 차트.
제28도는 제26도에 표시된 SRAM의 버스트 기록동작을 표시하는 타이밍 차트.
제29도는 버스트 판독동작이 가능한 종래의 SRAM의 다른예를 표시하는 블록도.
본 발명은 반도체 기억장치에 관한 것으로, 더욱 상세하게는 1개의 외부 어드레스 신호에 응답하여 복수의 데이터를 연속적으로 판독하고, 기록하는 버스트 동작이 가능한 반도체 기억장치에 관한 것이다.
일반적으로, 메모리는 RAM(랜덤 액세스 메모리)와 ROM(리드 온리 메모리)으로 대별된다.
RAM은 또한 DRAM(다이나믹 RAM)과 SRAM(스태틱 RAM)으로 대별된다.
DRAM은 커패시터에 축적되는 전하의 유무에 의하여 정보를 기억한다.
SRAM은 플립플롭 회로에 의하여 정보를 기억한다.
우선, DRAM에 관하여 개략으로 설명한다.
4K 비트 세대 이후의 DRAM에서는 1개의 N채널 MOS 트랜지스터와 1개의 커패시터를 사용한 메모리 셀이 주류를 이루고 있다.
또, 이와 같은 메모리 셀은 현재의 1M 비트, 4M 비트 및 16M 비트의 DRAM에도 적용되고 있다.
제22도는 DRAM의 메모리 셀을 나타낸 회로도이다.
제23a도는 DRAM의 트렌치형 메모리 셀의 구조를 표시하는 평면도이고,
제23b도는 제23a도의 B-B선에 따른 단면도이다.
제22도, 제23a도 및 제23b도는CMOS 초(超) LSI의 설계1989년 4월 25일 초판발행, 배풍관의 제158P및 제160P에 나타내어져 있다.
제22도, 제23a도 및 제23b도에 나타낸 바와 같이, DRAM 용 다이내믹 메모리 셀(DMC)은 1개의 액세스 트랜지스터(T1)와 1개의 셀 커패시터(Cs)를 구비한다.
기록동작에서는 워드선(WL)의 전위가 H(논리 하이)레벨로 되어 액세스 트랜지스터(T1)가 도통상태로 된다. 이에 의해, 비트선(BL)의 전위가 액세스 트랜지스터(T1)를 통하여 셀 커패시터(Cs)의 한편 전극, 예컨대 메모리 노드(M1)에 전달된다.
비트선(BL)의 전위가 H레벨인 경우에는 메모리 노드(M1)의 전위가 H레벨로 되고, 비트선(BL)의 전위가 L(논리 로우)레벨의 경우는 메모리 노드(M1)의 전위가 L레벨로 된다.
그리고, 워드선(WL)의 전위가 L레벨로 되면 액세스 트랜지스터(T1)는 비도통 상태로 된다.
이에 의해, 셀 커패시터(Cs)에 전하가 축적된다.
또한, 셀 커패시터(Cs)의 다른편 적극에는 일정한 셀 플레이트 전위(Vcp)가 주어진다. 판독 동작에서는 우선, 비트선(BL)이 일정 전위로 프리차지되고, 계속하여 워드선(WL)의 전위가 H레벨로 된다.
이에 의해, 액세스 트랜지스터 (T1)이 도통상태가 되고, 메모리 노드(M1)의 전하가 액세스 트랜지스터(T1)를 통하여 비트선(BL)에서 판독된다.
이에 의해, 비트선(BL)의 전위가 일정 전위에서 변화하고, 그에 의해 생긴 전위차가 센스앰프(도시하지 않음)에 의하여 증폭된다.
다음에, SRAM에 관하여 개략적으로 설명한다.
SRAM용 스태틱 메모리 셀은 플립플롭 회로 등의 쌍 안정회로로 구성된다. 스태틱 메모리 셀은 부하소자의 종류에 의해 몇개로 대별된다.
예컨대, 부하소자로서 N채널 MOS 트랜지스터를 사용한 것은 NMOS 부하형 셀이라 불린다. 또, 부하소자로서 P채널 MOS 트랜지스터를 사용한 것은 CMOS형 셀이라 불린다.
또, 부하소자로서 고저항을 사용한 것은 고저항 부하형 셀이라고 불린다.
또한, 부하소자로서 P채널 MOS 박막 트랜지스터를 사용한 것은 TFT형 셀이라 불린다. 현재 주로 사용되고 있는 것은 고저항 부하형 셀이다.
제24도는 스태틱 메모리 셀을 나타내는 회로도이다.
제25도는 스태틱 메모리 셀의 구조를 나타내는 평면도이다.
제24도 및 제25도는 상기CMOS 초 LSI의 설계의 제164P에 도시되어 있다.
제24도 및 제25도에 도시된 바와 같이, 스태틱 메모리 셀(SMC)은 2개의 액세스 트랜지스터(T2,T3)와, 메모리 노드(M2,M3)를 전원전위 Vcc로 풀업하는 고저항(R1,R2)과, 교차 결합된 2개의 드라이버 트랜지스터(T4,T5)를 구비한다.
기록 동작에서는 워드선(WL)에 전위가 H레벨로 되어, 액세스 트랜지스터 (T2,T3)가 도통상태로 된다.
그에 의해, 비트선(BL)의 전위는 액세스 트랜지스터(T2)를 통하여 메모리 노드(M2)에 공급되고, 비트선(/BL)의 전위는 액세스 트랜지스터(T3)를 통하여 메모리 노드(M3)에 공급된다.
예컨대, 비트선(BL)이 H레벨로 또한 비트선(/BL)이 L레벨인 경우에는 메모리 노드(M2)의 전위는 H레벨로 되고 메모리 노드(M3)의 전위는 L레벨로 된다.
계속하여 워드선(WL)의 전위가 L레벨로 되면, 액세스 트랜지스터(T2 및 T3)는 함께 비도통상태로 된다.
고저항(R1,R2)과 드라이버 트랜지스터(T4,T5)는 쌍안정 회로(플립플롭)를 구성하기 때문에, 메모리 노드(M2,M3)는 그 주어진 전위를 유지한다.
판독 동작에서는 워드선(WL)의 전위가 H레벨로 되고, 액세스 트랜지스터(T2 및 T3)가 함께 도통상태로 된다.
이에 의해, 메모리 노드(M2 및 M3)의 전위가 비트선(BL 및 /BL)에 각각 전달되어 그 전달된 전위가 센스앰프(도시하지 않음)에 의해 증폭된다.
제26도는 버스트 동작이 가능한 종래의 SRAM의 일예를 나타내는 블록도이다.
제26도를 참조하면, 이 SRAM은 메모리 셀 어레이(10)와, 행 디코더(12)와, 비트선 프리차지 회로(14)와, 센스앰프 및 기록 드라이버 열(42)을 구비한다.
메모리 셀 어레이(10)는 워드선(WL1~WLx)과, 그들 워드선에 교차하는 비트선쌍(BL1,/BL1~BLm,/BLm)과, 워드선 및 비트선쌍의 교점에 대응하여 설치된 복수의 스태틱 메모리 셀(SMC)을 구비한다.
행 디코더(12)는 공급된 n비트의 내부 어드레스신호(int Add)를 디코드하여 워드선(WL1~WLx)중의 1개를 선택한다. 비트선 프리차지 회로(14)는 전체 비트선쌍(BL1, /BL1~BLm,/BLm)을 프리차지한다.
센스앰프 및 기록 드라이버 열(42)은 비트선쌍(BL1,/BL1~BLm,/BLm)에 대응하여 설치된 m개의 센스앰프 및 기록 드라이버(421~42m)를 구비한다.
이 SRAM은 또한 어드레스 레지스터(22)와 버스트 카운터(32)와 기록제어 레지스터(24)와 판독/기록 제어회로(34)를 구비한다.
어드레스 레지스터(22)는 AND 게이트(26)를 통하여 공급되는 어드레스 스트로브 신호(ADS)에 응답하여 n비트의 외부 어드레스신호를 내부에 받아들인다. 버스트 카운터(32)는 어드레스 레지스터(22)에서의 n비트의 외부 어드레스 신호(ext Add)중 k비트의 어드레스 신호를 격납한다.
그 격납된 어드레스 신호는 AND 게이트(28)을 통하여 제공되는 어드밴스(advance) 신호(ADV)에 응답하여 증분된다.
기록제어 레지스터(24)는 클록신호(CLOCK)에 응답하여 기록 이네이블신호(/WE)를 내보에 격납한다.
판독/기록 제어회로(34)는 기록 제어레지스터(24)의 기록 이네이블신호(/WE)에 응답하여, 비트선 프리차지 회로(14) 및 센스앰프 및 기록 드라이버(42)를 제어한다.
제27도는 제26도에 도시된 SRAM의 버스트 판독동작을 표시하는 타이밍 차트이다.
제27도 (c)의 어드레스 스트로브 신호(ADS)에 응답하여, 제27도 (b)에 도시된 바와 같이, 외부 어드레스 신호(Ai)가 어드레스 레지스터(22)에 받아들여진다.
외부 어드레스신호(Ai)중 k비트가 버스트 카운터(32)에 격납된다.
버스트 카운터(32)는 제27도 (d)의 어드밴스 신호(ADV)에 응답하여, 그 k비트의 어드레스 신호를 증분한다.
증분된 k비트의 어드레스 신호는 어드레스 레지스터(22)의 (n-k)비트의 어드레스 신호와 함께 n비트의 내부 어드레스신호(int Add)로서 행 디코더(12)에 공급된다.
따라서, 제27도 (e)에 도시된 바와 같이, 내부 어드레스신호(int Add)는 연속적으로 변화한다.
행 디코더(12)는 이들 4개의 연속하는 내부 어드레스신호(int Add)에 응답하여 4개의 워드선을 순차 선택한다.
여기에서는 제27도 (f)에 도시된 바와 같이, 기록 이네이블 신호(/WE)가 H레벨에 있으므로, 전체 비트선쌍(BL1,/BL1~BLm,/BLm)에서 판독된 데이터는 센스앰프(421~42m)에 의하여 각각 증폭된다.
그리고, 제27도 (g)에 도시된 바와 같이, m비트의 데이터(Dout1~Doutm)가 판독버스 (1)를 통하여 병렬로 판독된다.
제28도는 제26도에 도시된 SRAM의 버스트 기록동작을 표시하는 타이밍 차트이다.
제28도 (c)의 어드레스 스트로브신호(ADS)에 응답하여, 외부 어드레스신호 (Ai)가 받아들여진다.
계속하여, 제28도 (d)의 어드밴스신호(ADV)에 응답하여, 그 외부 어드레스 신호(Ai)가 증분된다.
따라서, 제28도 (e)에 도시된 바와 같이, 내부 어드레스신호(int Add)가 연속적으로 변화한다.
한편, 제28도 (f)의 기록 이네이블 신호(/WE)에 응답하여, 제28도 (g)에 도시된 바와 같이, m비트의 데이터(Din1~Dinm)가 기록 데이터 레지스터(3) 및 기록버스(2)를 통하여 기록 드라이버 열(42)에 격납된다.
이들 m비트의 데이터(Din1~Dinm)는 선택된 1개의 워드선에 접속된 m개의 스태틱 메모리 셀(SMC)에 동시에 기록된다.
예컨대, 최초의 m비트의 데이터(Di)는 내부 어드레스신호(Ai)에 대응하는 1개의 워드선에 접속된 m개의 스태틱 메모리 셀(SMC)에 기록된다.
제29도는 버스트 동작이 가능한 종래의 SRAM의 다른 예를 표시하는 블록도이다.
제29도를 참조하면, 이 SRAM에 있어서 메모리 셀 어레이(10)는 제26도의 4배의 비트선 쌍(BL1,/BL1~BL4m,/BL4m)을 구비한다.
이 SRAM은 또한 4m : m의 멀티플렉서(2)와 , 열 디코더(60)와, m개의 쌍방향 전송 버스군(5)을 구비한다.
멀티플렉서(4)는 4m의 비트선 쌍(BL1,/BL1~BL4m,/BL4m)중 m의 비트선쌍을 쌍방향 전송버스군(5)을 통하여 센스앰프 및 기록 드라이버 열(42)에 접속한다.
열 디코더(60)는 버스트 카운터(32)에서 공급된 2비트의 어드레스신호에 응답하여, 멀티플렉서(4)를 상기와 같이 제어한다.
상술한 바와 같이, 다이내믹 메모리 셀(DMC)은 1개의 액세스 트랜지스터(T1)및 1개의 셀 커패시터(Cs)로 구성되기 때문에, 1개의 다이내믹 메모리 셀(DMC)의 점유면적은 매우 작다. 따라서, 기억용량이 큰 DRAM을 용이하게 실현할 수 있다.
그렇지만, DRAM에 있어서는 전하가 커패시터(Cs)에 의하여 유지되어 있기 때문에 그 전하량은 시간의 경과와 함께 감소한다.
따라서, 일정시간 마다 전하를 커패시터(Cs)에 재축적하는 리프레시 동작이 필요하다.
한편, 스태틱 메모리 셀(SMC)은 쌍안정성을 가지기 때문에 리프레시 동작이 불필요하다.
그렇지만, 스태틱 메모리 셀을 일반적으로 6개의 소자로 구성되기 때문에, 1개의 메모리 셀(SMC)의 점유면적은 다이내믹 메모리 셀의 점유면적 보다도 크다.
따라서, 기억용량이 큰 SRAM을 실현하는 것은 곤란하다.
따라서, 제26도 및 제29도에 도시된 SRAM은 리프레시 동작을 필요로 하지 않지지만, 기억용량이 큰 것을 실현하는 것은 곤란하였다.
기억용량이 큰 것을 실현하는데는 예컨대, 스태틱 메모리 셀(SMC)을 다이내믹 메모리 셀(DMC)로 치환하는 것을 고려할 수 있다.
그렇지만, 다이내믹 메모리 셀(DMC)을 사용한 경우에는 리프레시 동작이 필요하게 되기 때문에, 리프레시 동작 중에는 버스트 동작을 행할 수 없어, 액세스 효율이 저하한다는 문제가 생긴다.
본 발명의 목적은 버스트 동작 중에 리프레시 동작을 행할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 목적은 기억 용량이 큰 반도체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 액세스 속도가 빠른 반도체 기억장치를 제공하는 것이다.
본 발명에 따르면 반도체 기억장치는 복수의 메모리 셀과, 버스트 회로와, 리프레시 회로를 구비한다.
버스트 회로는 외부에서 공급된 1개의 외부 어드레스 신호에 응답하여 복수의 메모리 셀 중 적어도 2개의 메모리 셀을 연속적으로 액세스한다.
리프레시 회로는 버스트회로에 의한 액세스 중에 복수의 메모리 셀 중 어느것의 메모리 셀을 리프레시한다.
따라서, 이와 같은 반도체 기억장치에 있어서는 외부에서 공급된 1개의 외부 어드레스 신호에 응답하여, 2이상의 메모리 셀에서 연속적으로 데이터가 판독되거나, 혹은 2이상의 메모리 셀에 연속적으로 데이터가 기록되는 버스트 동작이 행하여 진다.
더욱이, 이와 같은 버스트 동작이 행하여 지고 있는 동안에, 1 또는 2이상의 메모리 셀이 리프레시 된다.
따라서, 버스트 동작과 그 다음의 버스트 동작 사이에 리프레시를 행할 필요가 없고, 연속적으로 버스트 동작을 행할 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
또한, 도면 중 동일부호는 동일 또는 상응하는 부분을 표시한다.
[실시예 1]
제1도는 본 발명의 실시예 1에 의한 버스트 동작이 가능한 반도체 기억장치의 전체 구성을 나타낸 블록도이다.
제1도를 참조하면, 이 반도체 기억장치는 메모리 셀 어레이(10)와, 행 디코더(12)와, 비트선 프리차지 회로(14)와, 센스앰프 및 기록 드라이버 열(16)과, 쌍 방향 전송버스 군(17)과, 입출력 레지스터 열(18)과, 쌍방향 전송버스 군(19)과, 입출력버스 군(10)을 구비한다.
메모리 셀 어레이(10)는 복수의 워드선(WL1~WLx)과, 그 워드선에 교차하는 복수의 비트선쌍(BL1,/BL1~BL4m,/BL4m)과, 그 워드선 및 비트선쌍의 교점에 대응하여 설치된 복수의 메모리 셀(SMC)을 구비한다.
따라서, 메모리 셀(SMC)은 행 및 열로 이루어진 매트릭스상으로 배치되어 있다.
제2도는 이 메모리 셀(SMC)의 구성을 나타낸 회로도이다.
제2도를 참조하면, 이 메모리 셀(SMC)은 액세스 트랜지스터(101) 및 (102)와 드라이버 트랜지스터(103) 및 (104)를 구비한다.
액세스 트랜지스터(101)는 대응하는 비트선(BL)과 메모리 노드(M2)의 사이에 접속되어 대응하는 워드선(WL)에 접속된 게이트 전극을 갖는다.
액세스 트랜지스터(102)는 대응하는 비트선(/BL)과 메모리 노드(M3)와의 사이에 접속되어 대응하는 워드선(WL)과 접속된 게이트 전극을 갖는다.
드라이버 트랜지스터(103)는 메모리 노드(M2)와 접지노드(105)와의 사이에 접속되어 메모리 노드(M3)와 접속된 게이트 전극을 구비한다.
드라이버 트랜지스터(104)는 메모리 노드(M3)와 접지노드(106)와의 사이에 접속되어 메모리 노드(M2)와 접속된 게이트 전극을 구비한다.
따라서, 이 메모리 셀(SMC)은 제24도의 스태틱 메모리 셀(SMC)과는 다르게 고저항(R1 및 R2)을 가지고 있지 않다.
이와 같은 무부하의 SRAM 계 메모리 셀(SMC) 은 메모리 노드(M2 및 M3)의 기생용량으로 데이터를 유지한다.
따라서, 이 메모리 셀 (SMC)은 스태틱한 데이터를 유지할 수 없다.
여기에서, 이 메모리 셀(SMC)의 기록동작에 관하여 설명한다.
예컨대, 비트선 (BL)의 전위가 H레벨이고, 비트선(/BL)의 전위가 L레벨인 경우에, 워드선(WL)의 전위가 H레벨로 되면 액세스 트랜지스터(101) 및 (102)는 함게 도통상태로 된다. 이에 의해, 비트선(BL)의 전위가 액세스 트랜지스터(101)를 통하여 메모리 노드(M2)에 전달되어 비트선(/BL)의 전위는 액세스 트랜지스터(102)를 통하여 메모리 노드(M3)에 전달된다.
따라서, 메모리 노드(M2)의 기생용량은 충전되고, 이에 의해 메모리 노드(M2)의 전위가 H레벨로 된다.
한편, 메모리 노드(M3)의 기생용량은 방전되고, 이에 의해 메모리 노드(M3)의 전위는 L레벨로 된다.
이와 같이, 무부하의 SRAM의 메모리 셀(SMC)로 되어 있어도 1비트의 데이터를 기억할 수 있다.
또, 이 메모리 셀(SMC)은 SRAM 계로 되어 있기 때문에, 제22도의 메모리 셀(DMC)보다도 고속으로 데이터가 기록된다.
다음에, 이 메모리 셀(SMC)의 판독동작에 대하여 설명한다.
메모리 노드(M2)에 H레벨의 전하가 축적되고 또한 메모리 노드(M3)에 L레벨의 전하가 축적되어 있는 경우에 있어서 워드선(WL)의 전위가 H레벨로 되면, 액세스 트랜지스터(101) 및 (102)는 함께 도통상태로 된다.
이에 의해, 메모리 노드(M2)의 전위는 액세스 트랜지스터(101)를 통하여 비트선(BL)에 전달되고, 메모리 노드(M3)의 전위는 액세스 트랜지스터(102)를 통하여 비트선(/BL)에 전달된다. 따라서, 비트선 쌍(BL1,/BL1)에 상보적인 1비트의 데이터가 나타난다.
이 메모리 셀(SMC)은 메모리 노드(M2,M3)의 기생용량으로 데이터를 유지하기 때문에, 그 데이터는 시간의 경과와 함께 소멸한다.
따라서, 이 메모리 셀(SMC)은 리프레시를 행할 필요가 있다.
다시, 제1도를 참조하면, 행 디코더(12)는 내부 어드레스 신호(int Add)를 디코드하여 워드선(WL1~WLx)중의 1개를 선택한다.
비트선 프리차지 회로(14)는 전체의 비트선 쌍(BL1,/BL1~BL4m,/BL4m)을 프리차지 한다.
센스앰프 및 기록 드라이버 열(16)은 비트선쌍 (BL1,/BL1~BL4m,/BL4m)에 대응하는 4m의 센스앰프 및 기록 드라이버(161~164m)로 구성된다.
각 센스앰프는, 판독동작에 있어서 대응하는 비트선 쌍의 사이에 생긴 전위차를 증폭한다.
각 기록 드라이버는 기록동작에 있어서 대응하는 비트선쌍에 공급되어야할 데이터를 증폭한다. 입출력 레지스터 열(18)은 센스앰프 및 기록 드라이버(161~164m)에 대응하는 4m개의 입출력 레지스터(181~184m)로 구성된다.
각 레지스터는 판독동작에 있어서 대응하는 센스앰프에 의하여 증폭된 데이터를 저장하고, 기록동작에 있어서 대응하는 기록 드라이버에 의하여 증폭되어야 할 데이터를 저장한다.
쌍방향 전송비트 군(17)은 4m개의 쌍방향 전송버스(171~174m)로 구성된다.
각 쌍방향 전송버스는 대응하는 센스앰프 및 기록 드라이버와 입출력 레지스터의 사이에서 데이터를 상호 전송한다.
입출력 버스군(20)은 4개의 입출력 버스(201~204)로 구성된다.
각 입출력 버스는 m비트의 데이터를 수송할 수 있다.
쌍방향 전송버스 군(19)은 4m개의 쌍방향 전송버스(191~194m)로 구성된다.
각 쌍방향 전송버스는 대응하는 입출력 레지스터 및 입출력 버스의 사이에서 데이터를 상호 전송한다.
쌍방향 전송버스(191,195,, 194m-3)는 입출력 레지스터(181,185,, 194m-3)와 입출력 버스(201)와의 사이에서 m비트의 데이터를 동시에 전송한다.
쌍방샹 전송버스(192, 196,, 194m-3)는 입출력 레지스터(182,186,, 184m-2)와 입출력 버스(201)와의 사이에 m비트의 데이터를 동시에 전송한다.
쌍방향 전송버스(193, 197,, 194m-1)는 입출력 레지스터(183,187,184m-1)와 입출력 버스(203)와의 사이에 m비트의 데이터를 동시에 전송한다.
쌍방향 전송버스(194,198,, 194m)는 입출력 레지스터(184,188,, 184m)와 입출력 버스(204)와의 사이에 m비트의 데이터를 동시에 전송한다.
이 반도체 기억장치는 또한, 어드레스 레지스터(22)와, 기록 제어레지스터(24)와, AND 게이트(26 및 28)와, 멀티플랙서(MUX)(30 및 40)와, 버스트 카운터(32)와, 판독/기록 제어회로(34)를 구비한다.
어드레스 레지스터(22)는 NAND 게이트(26)를 통하여 제공되는 어드레스 스트로브 신호(ADS) 및 클록신호(CLOCK)에 응답하여 외부에서 공급된 n비트의 외부 어드레스(ext Add)를 내부에 받아들인다.
기록제어 레지스터(24)는 클록신호(CLOCK)에 응답하여 외부에서 공급된 기록 이네이블 신호(/WE)를 내부에 받아들인다.
판독/기록 제어회로(34)는 기록 이네이블 신호(/WE)에 응답하여, 제어신호 (CNT1)를 생성하여, 비트선 프리차지 회로(14), 센스앰프 및 기록 드라이버열(16) 및 입출력 레지스터(18)에 공급한다.
버스트 카운터(32)는 AND 게이트(28)를 통하여 공급된 어드밴스신호(ADV) 및 클록신호(CLOCK)에 응답하여, 어드레스 레지스터(22)내의 n비트의 외부 어드레스 신호(ext Add)중 2비트를 받아들인다.
버스트 카운터(32)는 또한 그 2비트의 어드레스 신호에 응답하여, 선택신호(SEL)를 생성하여 그것을 멀티플렉서(40)에 공급한다.
멀티플렉서(40)는 그 선택신호(SEL)에 응답하여, 4개의 입출력버스(201~204) 중 1개를 선택하고, 그 선택된 입출력 버스에서 데이터를 출력하거나 혹은 그 선택된 입출력 버스에 데이터를 입력한다.
어드레스 레지스터(22)내의 나머지 (n-2)비트의 어드레스 신호는 멀티플렉서(30)에 공급된다.
이 반도체 기억장치는 또한, 리프레시 제어회로(36) 및 리프레시 카운터(38)를 구비한다. 리프레시 제어회로(36)는 판독/기록 제어회로(34)에서의 제어신호(CNT2)에 응답하여, 리프레시 이네이블신호(REFE)를 생성하고, 그것을 리프레시 카운터(38), 멀티플렉서(30) 및 판독/기록 제어회로(34)에 공급한다.
리프레시 카운터(38)는 리프레시 이네이블 신호(REFE)에 응답하여 (n-2)비트의 리프레시 어드레스신호(ref Add)를 순차발생한다.
리프레시 어드레스신호(ref Add)는 멀티플렉서(30)에 공급된다.
리프레시 이네이블신호(REFE)가 L레벨일 때 멀티플렉서(30)는 (n-2)비트의 외부 어드레스 신호(ext Add)를 내부 어드레스신호(int Add)로서 행 디코더(12)에 공급한다.
리프레시 이네이블 신호(REFE)가 H레벨일 때 멀티플렉서(30)는 (n-2)비트의 리프레시 어드레스신호(ref Add)를 내부 어드레스신호(int Add)로서 행 디코더(12)에 공급한다.
[(1) 버스트 판독동작]
다음에, 이 반도체 기억장치의 버스트 판독동작을 제3도의 타이밍 차트를 참조하여 설명한다.
제3도 (c)의 어드레스 스트로브 신호(ADS)가 H레벨에 있는 동안에 제3도 (a)의 클록신호(CLOCK)가 상승하면 제3도 (b)의 n비트의 외부 어드레스 신호(Ai)가 어드레스 레지스터(22)내에 받아들여 진다.
이 외부 어드레스 신호(Ai)중의 2비트는 버스트 카운터(32)에 제공되고, 나머지(n-2)비트는 멀티플렉서(30)를 통하여 제3도 (e)의 내부 어드레스신호(Ai)로서 행 디코더(12)에 공급된다.
행 디코더(12)는 이 내부 어드레스신호(Ai)를 디코드하고 워드선(WL1~WLx)중의 1개를 선택한다.
내부 어드레스 신호(Ai)에 대응하는 제 i번째의 워드선(WLi)이 선택되면 제3도 (f)에 도시된 바와 같이, 그 워드선(WLi)의 전위는 H레벨로 된다.
워드선(WLi)의 정위가 H레벨로 되면, 그 워드선(Wi)에 접속된 전체의 메모리 셀(SMC)내의 액세스 트랜지스터(101 및 102)가 도통상태로 된다.
이에 의해, 각 메모리 셀(SMC)에 있어서 메모리 노드(M2)의 전위가 액세스 트랜지스터(101)를 통하여 대응하는 비트선에 전달되고, 메모리 노드(M3)의 전위는 액세스 트랜지스터(102)를 통하여 대응하는 비트선에 전달된다.
이에 의해, 각 비트선쌍의 사이에 전위차가 생기고, 이 각 비트선쌍의 사이에 생긴 전위차는 대응하는 센스앰프에 의하여 증폭되어, 이것에 의해 각 비트선쌍의 한편의 전위가 H레벨로 되고, 다른편의 전위가 L레벨로 된다.
이와 같이, 선택된 워드선에 접속된 전체의 메모리 셀 SMC의 데이터는 각각 센스앰프(161~164m)에 래치된다.
이어서, 센스앰프(161~164m)에 래치된 데이터는 쌍방향 전송버스(171~174 m)를 통하여 입출력 레지스터(181~184m)에 각각 전송된다.
입출력 레지스터(181~184m)에 데이터가 전송되면, 제3도 (f)에 도시된 바와 같이, 워드선(WLi)의 전위는 H레벨로 강하한다.
이어서, 제3도 (d)의 어드밴스신호(ADV)가 H레벨에 있는 동안에 제3도 (a)의 클록신호(CLOCK)가 상승하면 버스트 카운터(32) 내의 어드레스 신호가 증분된다.
여기에서는 연속하는 3개의 어드밴스 신호(ADV)가 제공되기 때문에 버스트 카운터(32)는 3회 증분된다.
따라서, 버스트 카운터(32)에서 멀티플렉서(40)에는 4종류의 선택신호(SEL)가 순차 공급된다.
최초의 선택신호(SEL)에 응답하여 멀티플렉서(40)는 입출력 버스(201)를 선택한다. 이 때문에, 입출력 레지스터(181,185,, 184m-3)내의 데이터는 각각 쌍방향 전송버스(191,195,,194m-3)를 통하여, 입출력 버스(201)에 전송된다.
입출력 버스(201)에 전송된 m비트의 데이터(Qi)는 멀티플렉서(40)를 통하여 출력된다.
계속하여, 멀티플렉서(40)는 다음 선택신호(SEL)에 응답하여 입출력 버스(201)의 대신에 입출력 버스(202)를 선택한다. 이 입출력 버스(202)에는 입출력 레지스터(182,186,, 184m-2)내의 데이터가 쌍방향 전송버스(192,196,, 194m-2)를 통하여 전송된다.
입출력 버스(202)에 전송된 m비트의 데이터(Qi+1)는 멀티플렉서(40)를 통하여 출력다. 계속하여, 멀티플렉서(40)는 또한 다음의 선택신호(SEL)에 응답하여 입출력 버스(202)의 대신에 입출력 버스(203)를 선택한다.
이 입출력 버스(203)에는 입출력 레지스터(183,187,, 194m-1)내의 데이터가 전송된다.
입출력 버스(203)에 전송된 m비트의 데이터(Qi+2)는 멀티플렉서(40)를 통하여 출력된다. 계속하여, 멀티플렉서(40)는 최후의 선택신호(SEL)에 응답하여 입출력 버스(203)의 대신에 입출력 버스(204)를 선택한다.
이 입출력 버스(204)에는 입출력 레지스터(184,188,, 184m)의 데이터가 전송된다.
입출력 버스(204)에 전송된 m비트의 데이터(Qi+3)는 멀티플렉서(40)를 통하여 출력된다.
한편, 어드레스 레지스터(22)내의 외부 어드레스신호(Ai)가 멀티플렉서(30)를 통하여 행 디코더(12)에 제공된 후 리프레시 제어회로(36)는 H레벨의 리프레시 이네이블신호(REFE)를 생성하고, 그것을 리프레시 카운터(38) 및 멀티플렉서(30)에 공급한다.
리프레시 카운터(38)는 리프레시 이네이블신호(REFE)에 응답하여 (n-2)비트의 리프레시 어드레스 신호(A1)를 생성하고, 그것을 멀티플렉서(30)를 통하여 내부 어드레스신호(int Add)로서 행 디코더(12)에 공급한다.
행 디코더(12)는 이 내부 어드레스신호(A1)를 디코드하고, 워드선(WL1~WLx)중의 1개를 선택한다.
여기에서는, 제3도 (h)에 도시된 바와 같이, 내부 어드레스신호(A1)에 대응하는 제1번째의 워드선(WL1)에 접속된 전체의 메모리 셀(SMC)이 전체적으로 리프레시 된다.
이때, 앞의 워드선(WLi)의 전위는 L레벨로 강하하고 있으므로, 그 워드선(WLi)에 접속된 메모리 셀(SMC)의 데이터가 파괴됨을 알 수 있다.
이와 같은 메모리 셀(SMC)에서는 드라이버 트랜지스터(103) 및 (104)가 교차결합되어 있으므로, 워드선의 전위가 상승하는 것 만으로 그 워드선에 접속된 전체의 메모리 셀(SMC)이 리프레시된다.
이어서, 제3도(b)에 도시된 바와 같이, 외부 어드레스 신호(Aj)가 받아들여지게 되면, 그 외부 어드레스신호(Aj)에 대응하는 1개의 워드선(WLj)의 전위가 제3도 (f)에 도시된 바와 같이, H레벨로 상승한다.
따라서, 이 워드선(WLj)에 접속된 전체의 메모리 셀(SMC)의 데이터는 입출력 레지스터(181~184m)에 래치된다.
이어서, 제3도 (g)에 도시된 바와 같이, 이들 4m비트의 데이터중 최초의 m비트의 데이터(Qj)가 입출력 버스(201) 및 멀티플렉서(40)를 통하여 출력된다.
이어서, 이들 4m비트의 데이터 중 다음의 m비트의 데이터(Qj+1)가 입출력 버스(202) 및 멀티플렉서(40)을 통하여 출력된다. 이어서, 이들 4m비트의 데이터 중 그 다음의 m비트의 데이터(Qj+2)가 입출력 버스(203) 및 멀티플렉서(40)를 통하여 출력된다.
이어서, 이들 4m비트의 데이터중 나머지 m비트의 데이터(Qj+3)가 입출력 버스(204) 및 멀티플렉스(40)를 통하여 출력된다.
제3도 (e)에 도시된 바와 같이, 어드레스 레지스터(22)에서 행 디코더(12)에 내부 어드레스신호(Aj)가 행 디코더(12)에 제공된 후, 리프레시 카운터(38)에서 행 디코더(12)에 리프레시 어드레스 신호(A2)가 공급된다.
따라서, 이 리프레시 어드레스(A2)에 대응하는 1개의 워드선(WL2)의 전위가 제3도 (h)에 도시된 바와 같이, H레벨로 상승한다.
그 때문에, 이 워드선(WL2)에 접속된 전체의 메모리 셀(SMC)이 리프레시 된다. 이와 같은 버스트 동작에 의하여, 1개의 워드선에 접속된 메모리 셀(SMC)에서 데이터가 연속적으로 판독되고 있는 동안에, 1개의 워드선에 접속된 전체 메모리 셀(SMC)이 리프레시 되기 때문에, 1개의 버스트 동작과 다른 1개의 버스트 동작과의 사이에 리프레시 동작을 행할 필요는 없고 버스트 동작을 연속적으로 행하는 것이 가능하게 된다.
[(2) 버스트 기록 동작]
다음, 이 반도체 기억장치의 버스트 기록동작에 관하여 제4도의 타이밍차트를 참조하여 설명한다.
제4도 (h)에 도시된 바와 같이, 최초에 외부에서 공급된 m비트의 데이터(Qi)는 멀티플렉서(40), 입출력 버스(201) 및 쌍방향 전송버스(191,195,, 194m-3)를 통하여 입출력 레지스터(181,185,, 184m-3)에 각각 격납된다.
다음에, 외부에서 공급된 m비트의 데이터(Qi+1)는, 멀티플렉서(40), 입출력 버스(202) 및 쌍방향 전송버스(192,196,,194m-2)를 통하여 입출력 레지스터 (182,186,, 184m-2)에 각각 격납된다.
또한, 그 다음에 외부에서 공급된 m비트의 데이터(Qi+2)는 멀티플렉서(40), 입출력 버스(203) 및 쌍방향 전송버스(193,197,, 194m-1)를 통하여 입출력 레지스터(183,187,, 184 m-1)에 각각 격납된다.
마지막으로, 외부에서 공급된 m비트의 데이터 (Qi+3) 는 멀티플렉서(40), 입출력 버스(204) 및 쌍방향 전송버스(194,198,, 194m)를 통하여 입출력 레지스터(184,188,, 184m)에 각각 격납된다.
또한, 이들 데이터(Qi~Qi+3)는 제4도 (d)에 도시된 바와 같이, L레벨의 기록 인에이블 신호(/WE)에 응답하여 격납된다.
한편, 제4도 (b)의 외부 어드레스 신호(Ai)에 응답하여 제4도 (i)에 도시된 바와 같이, 1개의 워드선(WLi)의 전위가 H레벨로 된다.
이에 의해, 입출력 레지스터(181~184m)에 격납된 4m비트의 데이터는 기록 드라이버(161~164m)에 의하여 각각 증폭되고, 또한 그 워드선(WLi)에 접속된 전체 메모리 셀(SMC)에 기록된다.
또, 이와 같이 외부에서의 데이터(Qi~Qi+3)가 입출력 레지스터(181~184m)에 격납되어 있는 동안에 제4도 (f)에 도시된 바와 같이, 리프레시 카운터(38)에서 행 디코더(12)에 리프레시 어드레스 신호(A1)가 공급되고, 이에 의해, 제4도 (i)에 도시된 바와 같이, 1개의 워드선(WL1)의 전위가 H레벨로 상승한다.
그 때문에, 이 워드선(WL1)에 접속된 전체의 메모리 셀(SMC)은 리프레시된다.
이어서, 데이터(Qj~Qj+3)가 외부에서 입출력 레지스터(181~184m)에 격납되어 있는 동안에는, 리프레시 카운터(38)에서 행 디코더(12)에 리프레시 어드레스 신호(A2)가 공급되고, 그 리프레시 어드레스 신호(A2)에 대응하는 워드선(WL2)의 전위가 H레벨로 되어, 그에 의해 그 워드선(WL2)에 접속된 전체의 메모리 셀(SMC)이 리프레시 된다.
이와 같이 4m비트의 데이터가 입출력 레지스터 열(18)에 연속적으로 격납되어 있는 동안에, 1개의 워드선에 접속된 전체의 메모리 셀이 리프레시 되므로 어떤 버스트 기록 동작과 그 다음의 버스트 기록 동작과의 사이에 리프레시를 행할 필요가 없다.
따라서, 버스트 기록동작을 연속적으로 행하는 것이 가능하게 된다.
이 실시예 1에 의하면, 버스트 판독/기록 동작중에 메모리 셀의 리프레시를 행하는 것이 가능하게 되므로, 연속적인 버스트 동작이 가능하게 된다.
여기에서, 판독/기록 데이터는 일시적으로 입출력 레지스터에 격납되기 때문에, 버스트 동작중에 리프레시를 행하는 것에 의해, 데이터가 파괴되지는 않는다.
또한, 워드선(WL1)에서 순서대로 전체의 워드선(WL1~WLx)이 리프레시를 위하여 선택됨으로 전체의 메모리 셀(SMC)이 균일하게 리프레시 된다.
또, 메모리 셀(SMC)은 고저항을 가지고 있지 않기 때문에, 고저항 부하형 스태틱 메모리 셀에 비하여 레이아웃 면적이 작게 된다.
그 때문에, 이 반도체 기억장치의 기억용량을 크게 하는 것이 가능하다.
또, 이 메모리 셀(SMC)에 있어서는 드라이버 트랜지스터(103 및 104)가 교차결합되어 있기 때문에, 그 액세스 속도는 다이내믹 메모리 셀 보다도 빠르게 워드선의 전위가 상승하는 것만으로 이 메모리 셀(SMC)은 리프레시 된다.
따라서, 리프레시 시에 센스앰프를 동작시킬 필요가 없고 전체적으로 고속동작이 가능하게 된다.
또한, 이 메모리 셀(SMC)은 부하소자를 가지고 있지 않기 때문에, 약 20~30%의 제조공정이 삭감된다.
이에 의해, 수율이 향상되고 제조비용의 경감이 기대된다.
따라서, 이 반도체 기억장치는 SRAM과 동등한 성능을 가짐에도 불구하고 SRAM 보다도 큰 기억용량을 실현할 수 있다.
[실시예 2]
제5도는 본 발명의 실시예 2에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도이다.
제5도를 참조하여 이 반도체 기억장치에 있어서 메모리 셀(DMC)은 제1도와는 다르게 1개의 액세스 트랜지스터 및 1개의 셀 커패시터를 구비한다.
따라서, 이 메모리 셀(DMC)은 제22도에 도시된 것과 동일하다.
[(1) 버스트 판독동작]
다음에 , 이 반도체 기억장치의 버스트 판독 동작에 관하여 제6도의 타이밍 차트를 참조하여 설명한다.
이 실시예 2에 있어서, 메모리 셀(DMC)에서 데이터가 판독되기 전에 비트선 프리차지 회로(14)에 의하여 전체 비트선쌍(BL1,/BL1~BL4m,/BL4m)이 중간 전위 Vcc/2(Vcc는 전원전위)로 프리차지 된다.
이어서, 공급된 외부 어드레스 신호(Ai)에 응답하여, 1개의 워드선(WLi)이 선택된다. 이에 의해, 선택된 워드선(WLi)에 접속된 전체의 메모리 셀(DMC)에서 데이터가 판독된다.
이 메모리 셀(DMC)에 있어서는 셀 커패시터에 전하를 축적하는 것에 의하여 데이터를 기억하고 있다.
따라서, 메모리 셀(DMC)의 액세스 트랜지스터가 도통상태로 되면, 비트선과 셀 커패시터와의 사이에서 전하의 재 배치가 행하여 진다.
예컨대, 셀 커패시터가 충분히 충전되어 있는 경우에는 액세스 트랜지스터가 도통상태로 되면, 셀 커패시터의 전하가 대응하는 비트선으로 유출되고, 그 비트선의 전위가 중간전위에서 약간 상승한다.
셀 커패시터가 완전히 방전되어 잇는 경우에 액세스 트랜지스터가 도통상태로 되면, 대응하는 비트선의 전하가 셀 커패시터에 유입하고, 그 비트선의 전위가 중간전위 Vcc/2에서 약간 저하된다.
이와 같이 워드선이 선택되면, 전체의 비트선쌍(BL1,/BL1~BL4m,/BL4m)의 사이에 전위차가 생긴다. 각 비트선쌍간에 생긴 전위차는 대응하는 센스앰프에 의하여 증폭된다.
따라서, 이 실시예 2에 있어서는 제6도 (g) 및 (h)에 도시된 바와 같이, 워드선(WLi)의 전위가 상승하고 나서 부터 최초의 m비트의 데이터(Qi)가 출력되기 까지의 시간이 상기 실시예 1의 시간보다 길게 된다.
상술한 바가 실시예 1의 버스트 판독 동작과 다르고, 그 이외에는 실시예 1과 동일하므로, 그의 상세한 설명은 생략한다.
[(2) 버스트 기록 동작]
제7도는 이 반도체 기억장치의 버스트 기록동작을 나타내는 타이밍 차트이다.
이 버스트 기록동작은 상기 실시예 1과 거의 동일하므로, 그의 상세한 설명은 생략한다.
이 실시예 2에 의하면, 상기 실시예 1과 동일하게 버스트 판독/기록 동작중에 리프레시를 행하게 되므로, 버스트 동작을 연속적으로 행할 수 있다.
또, 다이내믹 메모리 셀이 사용되고 있기 때문에 상기 실시예 1보다도 액세스 속도가 늦게되고, 또한 리프레시에는 센스앰프를 동작시킬 필요가 있으므로 소비 전류가 증가하지만, 이 다이내믹 메모리 셀(DMC)의 점유면적은 스태틱 메모리 셀(SMC)의 4분의 1로 된다.
그 때문에, 큰 기억 용량을 가지는 반도체 기억장치를 실현하기 쉽고, 그의 제조 비용도 상기 실시예 1의 약 4분의 1로 된다.
[실시예 3]
제8도는 이 발명의 실시예 3에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도이다.
이 실시예3는 상기 실시예 1을 2개의 블록(B1,B2)으로 분할한 것이다.
각 블록은 메모리 셀 어레이(10), 행 디코더(12), 비트선 프리차지 회로(14), 센스앰프 및 기록 드라이버 열(16), 쌍방향 전송버스 군(17), 입출력 레지스터 열(18) 및 쌍방향 전송버스 군(19)을 구비한다.
각 블록은 상기 실시예 1과 동일하게 동작한다.
이 실시예 3에 의하면, 워드선이 분할되어 그 길이가 상기 실시예 1의 반으로 되어 있다.
그 때문에, 1개의 워드선이 가지는 부하가 작게되어 상기 실시예 1보다도 워드선의 전위가 빨리 상승하게 된다.
또한, 비트선을 복수로 분할하여도 이것과 동일한 효과가 얻어진다.
[실시예 4]
제9도는 본 발명의 실시예 4에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도이다.
제9도를 참조하면, 이 반도체 기억장치는 DRAM 계의 메모리 셀 어레이 (41)와 , SRAM 계의 메모리 셀 어레이(10)를 구비한다.
메모리 셀 어레이(41)에는 3m의 비트선쌍(DBL1,/DBL1~DBL3m,/DBL3m)이 배치되어 있다. 메모리 셀 어레이 (10)에는 m의 비트선쌍(SBL1, /SBL1~SBLm, /SBLm)이 배치되어 있다.
메모리 셀 어레이(10)에 대응하여 SRAM 계의 센스앰프 및 기록 드라이버 열(42)이 배치되고, 메모리 셀 어레이(41)에 대응하여 DRAM 계의 센스앰프 및 기록 드라이버 열(44)이 배치되어 있다.
또, 센스앰프 및 기록 드라이버 열(42)에 대응하여 SRAM 계의 입출력 레지스터(47)가 배치되고, 센스앰프 및 기록 드라이버 열(44)에 대응하여 DRAM 계의 입출력 레지스터(48)가 배치되어 있다.
센스앰프 및 기록 드라이버 열(42)은 m개의 센스앰프 및 기록 드라이버(421~42m)로 구성된다.
센스앰프 및 기록 드라이버 열(44)은 3m개의 센스앰프 및 기록 드라이버(441~443m)로 구성된다.
입출력 레지스터(47)는 센스앰프 및 기록 드라이버(421~42m)에 대응하는 m개의 입출력 레지스터(471~47m)로 구성된다.
입출력 레지스터(48)는 센스앰프 및 기록 드라이버(441~442m)에 대응하는 3m개의 입출력 레지스터(481~483m)로 구성된다.
센스앰프 및 기록 드라이버 열(42) 및 입출력 레지스터(47)의 사이에는 m개의 쌍방향 전송버스(451~45m)로 이루어진 쌍방향 전송버스군 (45)이 배치되어 있다. 센스앰프 및 기록 드라이버 열(44) 및 입출력 레지스터 열(48)의 사이에는 3m개의 쌍방향 전송버스(461~463m)로 이루어진 쌍방향 전송버스군(46)이 배치되어 있다.
[(1) 버스트 판독 동작]
제10도는 이 반도체 기억장치의 버스트 판독동작을 표시하는 타이밍 차트이다.
제10도의 타이밍 차트를 참조하면, 외부 어드레스 신호(Ai)에 응답하여 1개의 워드선(WLi)이 선택되면, 그 선택된 워드선(WLi)에 접속된 전체의 메모리 셀(SMC 및 DMC)에서 데이터가 전체의 비트선쌍(SBL1, /SBL1~SBLm, /SBLm) 및 (DBL1,/DBL1~DBL3m,/DBL3m)에서 판독된다.
메모리 셀(SMC)은 메모리 셀(DMC)보다도 고속으로 동작하기 때문에, 제10도 (g) 및 (h)에 도시된 바와 같이, SRAM 계의 센스앰프(421~42m)의 출력은 DRAM 계의 센스앰프(441~463m)의 출력보다도 빨리 결정된다.
따라서, 센스앰프 및 기록 드라이버 열(42)에는 센스앰프 및 기록 드라이버 열(44)보다도 빨리 m비트의 데이터(Qi)가 래치된다.
이 m비트의 데이터(Qi)는 쌍방향 전송버스 군(45)을 통하여 입출력 레지스터(47)에 전송되어 출력된다.
이와 같이, SRAM 계의 메모리 어레이(10)에서 m비트의 데이터가 출력되어 있는 동안에 DRAM 계의 메모리 셀 어레이(41)에서 3m비트의 데이터가 센스앰프 및 기록 드라이버 열(44)에 래치된다.
3m비트의 데이터는 쌍방향 전송버스 군(46)을 통하여 입출력 레지스터 열(48)에 전송된다. 입출력 레지스터 열(48)에 격납된 3m비트의 데이터 중 m비트의 데이터 (Ri+1)가 데이터(Qi)에 계속하여 출력된다.
이어서, 입출력 레지스터 열(48)에 격납된 3m비트의 데이터 중 다른 m비트의 데이터(Qi+2)가 출력된다.
그리고, 입출력 레지스터 열(48)에 격납된 3m비트의 데이터 중 나머지 m비트의 데이터(Qi+3)가 출력된다.
4m비트의 데이터(Qi~Qi+3)가 버스트 출력되어 있는 동안에, 제10도 (j)에 도시되어 있는 바와 같이, 1개의 워드선의 전위가 H레벨로 되어 그 워드선에 접속된 메모리 셀(SMC 및 DMC)가 리프레시되는 것은 상술한 실시예와 동일하다.
[(2) 버스트 기록 동작]
제11도는 이 반도체 기억장치의 버스트 기록동작을 표시하는 타이밍 차트이다.
제11도에 도시된 바와 같이, 최초에 입력되는 m비트의 데이터(Qi)는 대응하는 SRAM 계의 m개의 메모리 셀 SMC에 격납되고, 그것에 계속하는 3m비트의 데이터(Qi+1~Qi+3)는 대응하는 DRAM 계의 메모리 셀 (DMC)에 격납된다.
4m비트의 데이터(Qi~Qi+3)가 입출력 레지스터 열(47) 및 (48)에 격납되는 동안에 제11도 (i)에 도시된 바와 같이, 1개의 워드선(WL1)의 전위가 H레벨로 되고, 그 워드선(WL1)에 접속된 전체의 메모리 셀(SMC 및 DMC)가 리프레시 되는 점은 상술한 실시예와 동일하다.
이 실시예 4에 의하면 버스트 판독/기록 동작중에 리프레시를 행하게 되므로, 버스트 동작을 연속적으로 행하는 것이 된다.
또한, 메모리 셀의 대부분이 1개의 액세스 트랜지스터 및 1개의 셀 커패시터로 구성되기 때문에, 기억용량의 큰 반도체 기억장치를 용이하게 실현할 수 있다.
또, 최근에 액세스 속도가 빠른 SRAM 계의 메모리 셀 (SMC)에서 데이터가 판독되기 때문에 워드선의 전위가 상승된 후, 바로 정확한 데이터를 판독할 수 있다.
[실시예 5]
제12도는 본 발명의 실시예 5에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도이다.
제12도를 참조하면, 이 반도체 기억장치는 2개의 블록(B1,B2)을 구비하고 또한 그 블록을 선택하기 위한 블록 디코더(50)를 구비한다.
각 블록은 메모리 셀 어레이(10)와, 행 디코더(12)와, 비트선 프리차지 회로(14)와, 센스앰프 및 기록 드라이버 열(16)과, 판독 버퍼(54)와, 기록버퍼(55)와, 멀티플렉서(MUX)(52)를 구비한다.
버스트 카운터(32)의 출력은 블록 디코더(50) 및 멀티 플렉서(52)에 공급된다.
블록 디코더(50)는 버스트 카운트(32)의 출력에 응답하여, 블록(B1)을 활성화하기 위한 블록신호(BLK1) 혹은 블록(B2)을 활성화하기 위한 블록신호(BLK2)를 생성한다.
블록신호(BLK1) 또는 (BLK2)는 멀티플렉서(52), 판독 버퍼(54) 및 기록 버퍼(55)에 공급된다. 리프레시 카운터(38)에서의 리프레시 어드레스(ref Add)는 블록(B1 및 B2)의 멀티플렉서(52)에 각각 공급된다.
멀티플렉서(52)는 블록신호(BLK1 또는 BLK2)에 응답하여 어드레스 레지스터(22) 및 버스트 카운터(32)에서의 어드레스 신호인가, 리프레시 카운터(38)에서의 리프레시 어드레스 신호(ref Add)인가를 선택하고 그 선택된 어드레스 신호를 행 디코더(12)에 공급한다.
판독버퍼(54) 및 기록버퍼(55)는 블록신호(BLK1 또는 BLK2)에 응답하여 활성화된다.
따라서, 블록(B1 및 B2)에 있어서, 판독버퍼(54) 및 기록버퍼(55)는 멀티플렉서를 구성한다.
[(1) 버스트 판독동작 ①]
제13도는 이 반도체 기억장치의 버스트 판독동작의 일예를 표시하는 타이밍 차트이다.
제13도에 도시된 바와 같이, 어드레스 스트로브 신호(ADS)가 H레벨인 동안에 클록신호(CLOCK)가 상승하면, 외부 어드레스 신호(Ai)가 어드레스 레지스터(22)에 받아들여 진다.
이 외부 어드레스 신호(Ai)중 2비트는 버스트 카운터(32)에 격납된다.
버스트 카운터(32)는 어드밴스 신호(ADV)가 H레벨인 동안에 클록신호(CLOCK) 가 상승하면 증분된다. 버스트 카운터(32)내의 값은 블록 디코더(50)에 공급된다.
따라서, 블록 디코더(50)는 블록신호(BLK1 및 BLK2)를 번갈아 H레벨로 한다. 즉, 블록 디코더(50)는 블록(B1 및 B2)을 번갈아 선택한다.
블록신호(BLK1)가 H 레벨일 때, 블록(B1)에서 멀티플렉서(52)는 어드레스 레지스터(22) 및 버스트 카운터(32)에서의 어드레스신호를 행 디코더(12)에 공급한다. 따라서, 블록(B1)에서 행 디코더(12)가 그 외부어드레스 신호(Ai)에 대응하는 1개의 워드선(WLi)를 선택한다.
워드선 (WLi)이 선택되면, 그 선택된 워드선(WLi)에 접속된 전체의 메모리 셀 (SMC)에서 비트선 쌍 (BL1, /BL1~BLm, /BLm)에 데이터가 판독되고, 또한, 센스앰프 열(16) 및 판독버퍼(54)를 통하여 m비트의 데이터 (Qi)가 출력된다.
한편, 블록신호 (BLK1)가 H 레벨일 때, 블록 (BLK2)는 L 레벨로 되어 있으므로, 블록 (B2)에서 멀티플렉서(52)는 리프레시 카운터(38)에서의 리프레시 어드레스 (B1)를 행 디코더(12)에 공급한다.
따라서, 블록(B2)에서는 행 디코더(12)는 그 리프레시 어드레스 신호(B1)에 대응하는 워드선을 선택한다. 이에 의해, 그 선택된 워드선에 접속된 전체의 메모리셀이 리프레쉬 된다.
이어서, 어드밴스 신호(ADV)가 H 레벨인 동안에 클록신호(CLOCK)가 상승하면, 버스트 카운터(32)는 증분된다.
따라서, 블록신호(BLK2)가 'H레벨로 되면, 어드레스 레지스터(22) 및 버스트 카운터(32)에서의 내부 어드레스 신호(Ai+1)가 블록(B2)에서 멀티 플렉서(52)를 통하여 행 디코더(12)에 공급된다.
따라서, 행 디코더(12)는 그 내부 어드레스 신호(Ai+1)에 대응하는 워드선(WLi+1)을 선택한다. 선택된 워드선(WLi+1)의 전위는 제13도 (g)에 도시한 바와 같이, H 레벨로 되고, 이에 의해 그 선택된 워드선(WLi+1)에 접속된 전체의 메모리셀(SMC)에서 m비트의 데이터(Qi+1)가 출력된다.
한편, 블록신호(BLK2)가 H레벨이 일 때, 블록신호(BLK1)는 L레벨로 되기 때문에, 리프레시 카운터(38)에서의 리프레시 어드레스 신호(A1)는 블록(B1)에서 멀티플렉서(52)를 통하여 행 디코더(12)에 공급된다.
따라서, 행 디코더 (12)는 그 리프레시 어드레스 신호 (A1)에 대응하는 워드선을 선택하고, 이에 의해 그 선택된 워드선에 접속된 전체의 메모리 셀 (SMC)이 리프레시 된다.
이하, 동일하게 되어 블록 (B1)에서 m 비트의 데이터 (Qi+2)가 출력되는 동안에 블록 (B2)에서 메모리 셀이 리프레시 되고, 또한 블록 (B2)에서 m 비트의 데이터 (Qi+3)가 출력되는 동안에 블록 (B1)내의 메모리 셀이 리프레시 된다.
이와 같이, 1개의 외부 어드레스 신호 (Ai)에 응답하여 m 비트의 데이터가 블록 (B1 및 B2)에서 번갈아 판독된다.
이와 같은 일련의 버스트 동작중에서 블록 (B1)에서 데이터가 판독되어 있는 동안에 블록 (B2)내의 메모리 셀이 리프레시 되고, 역으로 블록 (B2)에서 데이터가 판독되어 있는 동안에 블록 (B1)내의 메모리 셀이 리프레시 된다.
[(2) 버스트 기록 동작 ①]
제14도는 이 반도체 기억장치의 버스트 기록동작이 일예를 표시하는 타이밍 챠트이다.
제14도에 도시된 바와 같이, 최초에 공급된 m 비트의 데이터 (Qi)는 내부 어드레스 신호 (Ai)에 대응하는 워드선에 접속된 메모리 셀 (SMC)에 기록된다.
한편, 블록 (B1)으로의 기록중에 블록 (B2)에 있어서는 리프레시 어드레스 신호 (B1)에 대응하는 워드선에 접속된 메모리 셀 (SMC)이 리프레시 된다.
계속하여 공급된 m 비트의 데이터 (Qi+1)는 블록 (B2)내의 내부 어드레스 신호 (Ai+1)에 대응하는 워드선에 접속된 메모리 셀 (SMC)에 기록된다.
한편, 이 기록중에 블록 (B1)에 있어서는 리프레시 어드레시 신호 (A1)에 대응하는 워드선에 접속된 메모리 셀 (SMC)이 리프레시 된다.
이하, 동일하게 되어, 계속하여 공급된 m 비트의 데이터 (Qi+2)는 블록 (B1)내의 메모리 셀에 기록되고, 그 사이에 블록 (B2)내의 메모리 셀이 리프레시 된다.
또한, 계속하여 공급된 m 비트의 데이터 (Qi+3)는 블록 (B2) 내의 메모리 셀에 기록되고, 그 사이에 블록 (B1)내의 메모리 셀이 리프레시 된다.
이와 같이 1개의 외부 어드레스 신호 (Ai)에 응답하여 m 비트씩 4회에 걸쳐서 연속적으로 공급된 데이터 (Qi~Qi+3)는 블록 (B1 및 B3)에 번갈아 기록된다.
그리고, 블록 (B1)내의 메모리 셀 (SMC)에 데이터가 기록되어 있는 동안에 블록 (B2)내의 메모리 셀이 리프레시 되고, 역으로 블록 (B2)내의 메모리 셀 (SMC)에 데이터가 기록되어 있는 동안에, 블록 (B1)내의 메모리 셀(SMC)이 리프레시 된다.
즉, 블록 (B1 및 B2)에 걸쳐서 일련의 버스트 동작이 행하여지고 있는 동안에 리프레시 동작이 행하여 지고 있다.
[(3) 버스트 판독 동작 ②]
제15도는 이 반도체 기억장치의 버스트 판독동작의 다른 예를 표시하는 타이밍 챠트이다.
제15도에 도시된 바와 같이, 이 버스트 판독동작에 있어서는 블록 (B1)내의 메모리 셀 (SMC) 에서 데이터 (Qi 및 Qi+1)가 연속적으로 판독되고, 이어서 블록 (B2)내의 메모리 셀 (SMC)에서 데이터 (Qi+2 및 Qi+3)가 연속적으로 판독된다.
한편, 블록 (B1)내의 메모리 셀 (SMC)에서 데이터 (Qi 및 Qi+1)가 연속적으로 판독되고 있는 동안에, 블록 (B2)내의 메모리 셀 (SMC)이 연속적으로 리프레시 된다.
또, 블록 (B2)내의 메모리 셀 (SMC)에서 데이터 (Qi+2 및 Qi+3)가 연속적으로 판독되고 있는 동안에, 블록 (B1)내의 메모리 셀이 연속적으로 리프레시 된다.
이와 같이, 블록 (B1 및 B2)에 걸쳐 2회씩 번갈아 데이터가 판독되는 경우에 있어서, 데이터가 판독되어 있지 않는 블록내의 메모리 셀이 리프레시 되어도 좋다.
[(4) 버스트 기록 동작 ②]
제16도는 이 반도체 기억장치의 버스트 기록동작의 다른 예를 표시하는 타이밍 챠트이다.
제16도에 도시된 바와 같이, 이 버스트 기록동작에 있어서는 데이터 (Qi 및 Qi+1)가 블록 (B1)내의 메모리 셀 (SMC)에 연속적으로 기록되고, 데이터 (Qi+2 및 Qi+3)내의 메모리 셀 (SMC)에 연속적으로 기록된다.
한편, 블록 (B1)내의 메모리 셀 (SMC)에 데이터 (Qi 및 Qi+1)가 연속적으로 기록되고 있는 동안에, 블록 (B2)내의 메모리 셀 (SMC)이 연속적으로 리프레시 된다.
또, 블록 (B2)내의 메모리 셀 (SMC)에 데이터 (Qi+2 및 Qi+3)가 연속적으로 기록되고 있는 동안에, 블록 (B1)내의 메모리 셀 (SMC)이 리프레시 된다.
이와 같이, 블록 (B1 및 B2)에 연속적으로 데이터가 기록되는 경우에 있어서, 데이터가 기록되어 있지 않은 블록내의 메모리 셀이 리프레시 되어도 좋다.
[실시예 6]
상술한 실시예에서는 1회의 버스트 동작중에 1회의 리프레시 동작이 행하여지고 있지만, 1회의 버스트 동작의 시간이 긴 경우에는 1회의 버스트 동작 중에 2회 이상의 리프레시 동작이 행하여 져도 좋다.
제17도는 1회의 버스트 판독 동작중에 3회의 리프레시 동작을 행하게 되는 경우를 표시하는 타이밍 챠트이다.
제17도에 도시된 바와 같이, 외부 어드레스 신호 Ai에 응답하여 1개의 워드선(WLi)이 선택되면, 그 선택된 워드선(WLi)에 접속된 전체의 메모리 셀에서 데이터가 판독된다.
이 경우에 있어서는, 1개의 어드레스 스트로브 신호 (ADS)에 대하여 7개의 어드밴스 신호 (ADV)가 공급되므로, 각각 m 비트의 데이터 (Qi~Qi+7)가 8회에 걸쳐서 연속적으로 출력된다.
따라서, 제17도 (f)에 도시된 바와 같이, 워드선의 비선택 기간이 길게 되기 때문에, 이 사이에 3개의 워드선이 연속적으로 선택되고, 이에 의해 그들 선택된 3개의 워드선에 접속된 전체의 메모리 셀이 리프레시된다.
[실시예 7]
제18도는 본 발명의 실시예 7에 의한 반도체 기억장치의 전체구성을 표시하는 블록도이다.
제18도를 참조하면, 이 반도체 기억장치에 있어서 각 블록은 제12도의 실시예 5와는 다르게 열 디코더(60)와, 멀티플렉서(62)와, 센스앰프 및 기록 드라이버(161)를 구비한다.
이 실시예 7에 있어서, 버스트 카운터(32)에서의 내부 어드레스 신호는 멀티플렉서(52) 및 행 디코더(12)를 통하여 열 디코더(60)에 공급된다.
멀티플렉서(62)는 열 디코더(60)에서의 디코드 신호에 응답하여 비트선 쌍 (BL1, /BL1~BLm, /BLm)중의 1개를 선택하고, 이 멀티플렉서(62)에 대응하여 설치된 1개의 센스앰프 및 기록 드라이버(161)에 그 선택된 1개의 비트선쌍을 접속한다.
따라서, 버스트 판독동작에 있어서는, 비트선 쌍 (BL1, /BL1~BLm, /BLm)에서 판독된 m 비트의 데이터 중 1개가 멀티플렉서(62)에 의하여 센스앰프(161)에 공급된다.
이 공급된 데이터는 센스앰프(161)에 의하여 증폭되고, 또한 판독버퍼(54)를 통하여 출력된다.
이와 동일하게, 나머지(m-1)비트의 데이터도 1비트씩 센스앰프(161)에 공급되고, 또한 판독버퍼(54)를 통하여 출력된다. 한편, 버스트 기록동작에 있어서는, m비트의 데이터가 기록버퍼(55)를 통하여 기록 드라이버(161)에 순차 공급된다.
그 공급된 데이터는 기록 드라이버(161)에 의하여 증폭되고, 또한 멀티플렉서(62)에 의하여 비트선 쌍 (BL1, /BL1~BLm, /BLm)에 순차 공급된다.
이 실시예 7에 있어서는, 블록 (B1)에 있어서 판독동작이 행하여 지고 있는 동안에 블록 (B2)에서 리프레시 동작이 행하여 지게 되고, 역으로 블록 (B2)에 있어서 판독동작이 행하여 지고 있는 동안에, 블록 (B1)에서 리프레시 동작이 행하여 지게 된다.
또, 블록 B1에 있어서, 기록동작이 행하여 지고 있는 동안에, 블록 (B2)에 있어서 리프레시 동작이 행하여 지고, 역으로 블록 (B2)에 있어서 기록동작이 행하여지고 있는 동안에, 블록 (B1)에 있어서 리프레시 동작이 행하여 지게 된다.
이 실시예 7에 의하면, 열 디코더(60) 및 멀티플렉서(62)에 의하여 비트선 쌍 (BL1, /BL1~BLm, /BLm)중의 1개가 선택되기 때문에, 센스앰프 및 기록 드라이버(161)는 1개만 설치되어도 된다.
[실시예 8]
제19도는 본 발명의 실시예 8에 의한 반도체 기억장치의 전체 구성을 표시하는 블록도이다.
제19도를 참조하면, 이 반도체 기억장치는 q개의 블록 (B1~Bq)과, 블록 선택 디코더(64)를 구비한다.
각 블록은 메모리 셀 어레이(10)와, 행 디코더(12)와, 비트선 프리차지 회로(14)와, 센스앰프 및 기록 드라이버 열(16)과, 입출력 레지스터열(18)과, 멀티플렉서(52)와, OR 게이트(66)를 구비한다.
멀티플렉서(52)는, 리프레시 이네이블 신호 (REFE)가 L 레벨일 때, 어드레스 레지스터(22)에서의 (n-2-p) 비트의 내부 어드레스 신호를 행 디코더(12)에 공급하고, 리프레시 이네이블 신호 (REFE)가 H 레벨일 때, 리프레시 카운터(38)에서의 (n-2-p) 비트의 리프레시 어드레스 신호 (ref Add)를 행 디코더(12)에 공급한다.
블록선택 디코더(64)는 어드레스 레지스터(22)에서의 P비트의 내부 어드레스 신호에 응답하여, 블록 선택신호 (BS1~BSq)중의 1개를 H 레벨로 한다.
OR 게이트(66)는 1개의 블록선택 신호 및 리프레시 이네이블 신호 (REFE)를 받아, 그 OR 출력을 행 디코더, 센스앰프 및 기록 드라이버열(16) 및 입출력 레지스터 열(18)에 공급한다.
따라서, 각 블록은 대응하는 블록선택 신호 또는 리프레시 이네이블 신호 (REFE)의 어느 것이 H 레벨일 때, 활성화 된다.
[(1) 버스트 판독동작]
제20도는, 이 반도체 기억장치의 버스트 판독동작을 표시하는 타이밍 챠트이다.
예컨대, 블록 선택신호 (BS1~BSq)중 블록 선택신호 (BS1)만이 H 레벨로 되면, 블록 (B1)만이 활성화된다.
따라서, 어드레스 레지스터(22)내의 외부 어드레스 신호 (Ai)중 (n-2-p) 비트의 내부 어드레스 신호가 블록 (B1)에 있어서 멀티플렉서(52)를 통하여 행 디코더(12)에 공급된다. 행 디코더(12)는 그 공급된 내부 어드레스 신호에 응답하여, 1개의 워드선을 선택한다.
그 선택된 워드선의 전위는 제20도 (h)에 도시된 바와 같이, H 레벨로 된다. 이에 의해, 그 선택된 워드선에 접속된 전체의 메모리 셀에서 데이터가 판독되고, 또한 센스앰프 열(16) 및 쌍방향 전송버스(17)를 통하여 입출력 레지스터열(18)에 래치된다.
입출력 레지스터열(18)에 래치된 4m 비트의 데이터는 버스트 카운터(32)에 응답하여 m 비트씩 출력된다.
즉, 제20도 (j)에 도시된 바와 같이, 최초에 m 비트의 데이터 (Qi)가 출력되고, 계속하여 데이터 (Qi+1)가 출력되고, 또한 계속하여 데이터 (Qi+2)가 출력되고, 최후에 데이터 (Qi+3)가 출력된다.
한편, 이와 같이 데이터가 버스트 출력되어 있는 동안에, 제20도 (f)에 도시된 바와 같이, 리프레시 이네이블 신호 (REFE)가 H 레벨로 되면, 그 리프레시 이네이블 신호 (REFE)는 전체의 블록(B1~Bq)에 있어서 OR 게이트(66)를 통하여 행 디코더(12) 등에 공급된다.
따라서, 비선택의 블록 (B2~Bq)도 활성화 된다.
또, 리프레시 이네이블 신호 (REFE)가 H 레벨로 되면, 리프레시 카운터(38)에서의 리프레시 어드레스 신호 (A1)가 전체의 블록 (B1~Bq)에 있어서 멀티 플렉서(52)를 통하여 행 디코더(12)에 공급된다.
따라서, 선택된 블록 (B1)뿐만이 아니라, 비선택의 블록 (B2~Bq)에 있어서도 제20도 (i) 및 (1)에 도시된 바와 같이, 그 리프레시 어드레스 신호 (A1)에 대응하는 1개의 워드선의 전위가 H 레벨로 된다.
이에 의해, 그 선택된 워드선에 접속된 전체의 메모리 셀이 리프레시 된다.
또한, 리프레시 어드레스 신호 (refAdd)는 리프레시 이네이블 신호 (REFE)의 강하에 응답하여 증분된다.
[(2) 버스트 기록동작]
제21도는 이 반도체 기억장치의 버스트 기록동작을 표시하는 타이밍 챠트이다.
버스트 기록동작에 있어서는, 제21도 (j)에 도시된 바와 같이, 각각 m 비트의 데이터 (Qi~Qi+3)가 선택 블록(예컨대, B1)에 있어서 입출력 레지스터(18)에 래치된다. 이어서, 선택블록 (B1)에 있어서 1개의 워드선의 전위가 제21도 (h)에 도시된 바와 같이, H 레벨로 되면, 그 4m 비트의 데이터 (Qi~Qi+3)가 그 워드선에 접속된 전체의 메모리 셀에 기록된다.
한편, 이와 같이 데이터 (Qi~Qi+3)가 버스트 입력되는 동안에, 제21도 (f)에 도시된 바와 같이, 리프레시 이네이블 신호 (REFE)가 H 레벨로 되면, 선택 블록 뿐만이 아니라 비선택 블록도 활성화된다.
따라서, 전체의 블록 (B1~Bq)에 있어서, 행 디코더(12)는 공급된 리프레시 어드레스 신호 (A1)에 응답하여 1개의 워드선을 선택한다.
이에 의해 제21도 (i) 및 (1)에 도시된 바와 같이, 그 워드선의 전위는 H 레벨로 되고, 그 워드선에 접속된 전체의 메모리 셀이 리프레시 된다.
이와 같이, 선택 블록에 있어서 버스트 동작중에 리프레시를 행하는 동시에, 비선택 블록에 있어서도 리프레시를 행하도록 하여도 좋다.

Claims (16)

  1. 복수의 메모리 셀 (SMC,DMC)과, 외부에서 공급된 1개의 외부 어드레스 신호에 응답하여 상기 복수의 메모리 셀 중 적어도 2개를 연속적으로 액세스하는 버스트 수단(16,18,20,40)과, 상기 버스트 수단에 의한 액세스 중에 상기 복수의 메모리 셀 중 어느것을 리프레시하는 리프레시 수단(12,38,38)을 구비하는 반도체 장치에 있어서, 상기 버스트 수단은, 상기 1개의 외부 어드레스 신호에 응답하여 2개의 메모리 셀에서 데이터를 판독하는 판독수단(16)과, 상기 판독수단(16)에 의하여 판독된 데이터를 기억하는 기억수단(18)과, 상기 기억수단에 기억된 데이터를 순차 출력하는 출력수단(20,40)을 구비하며, 상기 리프레시 수단은 상기 기억수단(18)에 데이터가 기억된 후에 상기 어느 메모리 셀을 리프레시하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 버스트 수단은, 외부에서 공급된 데이터를 순차 입력하는 입력수단(20,40)과, 상기 입력수단에 의하여 입력된 데이터를 기억하는 기억수단(18)과, 상기 1개의 외부 어드레스 신호에 응답하여 상기 기억수단(18)에 기억된 데이터를 상기 2개의 메모리 셀에 기록하는 기록수단(16)을 포함하며, 상기 리프레시 수단은 상기 2개의 메모리 셀에 데이터가 기록되기 전에 상기 어느 것의 메모리 셀을 리프레시하는 반도체 기억장치.
  3. 복수의 워드선 WL, 상기 워드선과 교차하는 복수의 비트선 쌍(BL, /BL)및 상기 워드선 및 상기 비트선 쌍의 어느것의 교점에 대응하여 설치되어 각각이 대응하는 워드선 및 대응하는 비트선쌍의 적어도 어느것 한편의 비트선에 접속된 복수의 메모리 셀을 포함하는 메모리 셀 어레이(10)와 공급된 내부 어드레스신호를 디코드하여 상기 워드선 중 1개를 선택하는 디코드 수단(12)과, 상기 비트선 쌍에 대응하여 설치되어, 각각이 대응하는 비트선쌍에서 전송된 데이터를 기억하는 복수의 기억수단(181-184 m)과, 상기 기억수단의 각각에 기억된 데이터를 순차 출력하는 출력수단(20,40)과, 소정의 리프레시 어드레스 신호를 발생하는 리프레시 어드레스 발생 수단(38)과, 외부에서 공급된 외부 어드레스 신호를 상기 디코드 수단에 상기 내부 어드레스 신호로서 공급하는 동시에, 상기 비트선쌍에서 상기 기억수단에 데이터가 전송될 때, 상기 외부 어드레스 신호 대신에 상기 리프레시 어드레스 신호를 공급하는 내부 어드레스 공급수단(30)을 구비한 반도체 기억장치.
  4. 제3항에 있어서, 상기 리프레시 어드레스 발생수단은 상기 비트선쌍에서 상기 기억수단에 데이터가 전송되고 나서, 다시 상기 비트선쌍에서 상기 기억수단에 그 다음의 데이터가 전송될 때 까지의 사이에 적어도 2개의 리프레시 어드레스 신호를 차례로 발생하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 리프레시 어드레스 발생수단은 상기 디코드 수단이 상기 워드선의 각각을 일정기간 마다 선택하도록 상기 리프레시 어드레스 신호를 순차 발생하는 반도체 기억장치.
  6. 제3항에 있어서, 상기 메모리 셀의 각각은, 상기 대응하는 비트선 쌍의 한편의 비트선과 메모리 노드와의 사이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여 도통상태로 되는 액세스 트랜지스터(T1)과, 상기 메모리 노드와 소정의 전위가 공급되는 소정 전위노드와의 사이에 접속된 셀 커패시터(Cs)를 구비한 반도체 기억장치.
  7. 제3항에 있어서, 상기 메모리 셀의 각각은, 상기 대응하는 비트선쌍의 한편의 비트선과 제1메모리 노드와의 상이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여 도통상태로 되는 제1액세스 트랜지스터(101)와, 상기 대응하는 비트선 쌍의 다른편의 비트선과 제2메모리 노드와의 사이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여 도통상태로 되는 제2액세스 트랜지스터(102)와, 상기 제1메모리 노드와 접지노드와의 사이에 접속되어, 상기 제2메모리 노드의 전위에 응답하여 도통상태로 되는 제1드라이버 트랜지스터(103)와, 상기 제2메모리 노드와 접지노드와의 사이에 접속되어, 상기 제1메모리 노드의 전위에 응답하여 도통상태로 되는 제2드라이버 트랜지스터(104)를 구비한 반도체 기억장치.
  8. 복수의 워드선(WL), 상기 워드선과 교차하는 복수의 비트선 쌍(BL,/BL) 및 상기 워드선과 상기 비트선쌍의 어느것의 교점에 대응하여 설치되어 각각이 대응하는 워드선 및 대응하는 비트선쌍의 적어도 어느 한편의 비트선에 접속된 복수의 메모리 셀(SMC,DMC)을 포함하는 메모리 셀 어레이(10)와, 내부 어드레스 신호를 디코드하여 상기 워드선 중 1개를 선택하는 디코드 수단(12)과, 상기 비트선 쌍에 대응하여 설치되어, 각각이 대응하는 비트선 쌍에 전송되어야 할 데이터를 기억하는 복수의 기억수단(181-184m)과, 외부에서 공급된 데이터를 상기 기억수단의 각각에 순차입력하는 입력수단(20,40)고, 소정의 리프레시 어드레스 신호를 발생하는 리프레시 어드레스 발생 수단(38)과, 외부에서 공급된 외부 어드레스 신호를 상기 디코드 수단에 상기 내부 어드레스 신호로서 공급하는 동시에, 상기 기억수단에서 상기 비트선쌍에 데이터가 전송되기 전에, 상기 외부 어드레스 신호의 대신에 상기 리프레시 어드레스 신호를 공급하는 내부 어드레스 공급수단(30)을 구비한 반도체 기억장치.
  9. 제8항에 있어서, 상기 메모리 셀의 각각은, 상기 대응하는 비트선쌍의 한편의 비트선과 메모리 노드와의 사이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여 도통상태로 되는 액세스 트랜지스터(T1)와, 상기 메모리 노드와 소정의 전위가 공급되는 소정의 전위노드와의 사이에 접속된 셀 커패시터(Cs)를 구비한 반도체 기억장치.
  10. 제8항에 있어서, 상기 메모리 셀의 각각은, 상기 대응하는 비트선 쌍의 한편의 비트선과 제1메모리 노드와의 사이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여 도통상태로 되는 제1액세스 트랜지스터(101)와, 상기 대응하는 비트선 쌍의 다른편의 비트선과 제2메모리 노드와의 사이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여 도통상태로 되는 제2액세스 트랜지스터(102)와, 상기 제1메모리 노드와 접지노드와의 사이에 접속되어, 상기 제2메모리 노드의 전위에 응답하여 도통상태로 되는 제1드라이버 트랜지스터(103)와, 상기 제2메모리 노드와 접지노드와의 사이에 접속되어, 상기 제1메모리 노드의 전위에 응답하여 도통상태로 되는 제2드라이버 트랜지스터(104)를 구비한 반도체 기억장치.
  11. 복수의 행 및 복수의 제1열로 이루어진 매트릭스 상으로 배치되어, 각각이 제1액세스 속도를 가지는 복수의 제1메모리 셀(DMC)을 포함하는 제1메모리 셀 어레이(41)와, 상기 제1메모리 셀 어레이(41)와 그 행이 연장하는 한편 측에 인접하여 배치되고, 상기 복수의 행 및 적어도 1개의 제2열로 이루어진 매트릭스 상으로 배치되어 각각이 상기 제1액세스 속도를 가지는 복수의 제2메모리 셀(SMC)를 포함하는 제2메모리 셀 어레이(10)와, 상기 복수의 행에 배치되고, 각각이 대응하는 행에 배치된 제1 및 제2메모리 셀과 접속된 복수의 워드선(WL)과, 상기 복수의 제1열에 배치되어, 각각이 대응하는 제1열에 배치된 제1메모리 셀과 접속된 복수의 제1비트선 쌍 (DBL, /DBL)과, 상기 제2열에 배치되어, 제2열에 배치된 제2메모리 셀과 접속된 적어도 1개의 제2비트선 쌍(SBL, .SBL)과, 내부 어드레스 신호를 디코드하여 상기 워드선 중 1개를 선택하는 디코드 수단(12)과, 상기 제1비트선 쌍에 대응하여 설치되어, 각각이 대응하는 제1비트선쌍에서 전송된 데이터를 기억하는 복수의 제1기억수단(481-483 m)과, 상기 제2비트선쌍에 대응하여 설치되어, 대응하는 제2비트선쌍에서 전송된 데이터를 기억하는 적어도 하나의 제2기억수단(471-47m)과, 상기 제1 및 제2 기억수단의 각각에 기억된 데이터를 순차 출력하는 출력수단(20,40)과, 소정의 리프레시 어드레스 신호를 발생하는 리프레시 어드레스 발생 수단(38)과, 외부에서 공급된 외부 어드레스 신호를 상기 디코드 수단에 상기 내부 어드레스 신호로서 공급하는 동시에, 상기 제1 및 제2비트선쌍에서 상기 제1 및 제2 기억수단에 데이터가 전송된 후, 상기 외부 어드레스 신호의 대신에 상기 리프레시 어드레스 신호를 공급하는 내부 어드레스 공급수단(30)을 구비한 반도체 기억장치.
  12. 제11항에 있어서, 상기 제1메모리 셀의 각각은, 상기 대응하는 제1비트선 쌍의 한편의 비트선과 제1메모리 노드와의 사이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여 도통상태로 되는 제1액세스 트랜지스터(T1)와, 상기 메모리 노드와 소정의 전위가 공급되는 소정 전위노드와의 사이에 접속된 셀 커패시터(Cs)를 구비하고, 상기 제2메모리 셀의 각각은, 상기 대응하는 제2비트선쌍의 한편의 비트선과 제2메모리 노드와의 사이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여 도통상태로 되는 제2액세스 트랜지스터(101)와, 상기 대응하는 제2비트선쌍의 다른편의 비트선과 제3메모리 노드와의 사이에 접속되어, 상기 대응하는 워드선의 전위에 응답하여, 도통상태로 되는 제3액세스 트랜지스터(102)와, 상기 제2메모리노드와 접지노드와의 사이에 접속되어, 상기 제3메모리 노드의 전위에 응답하여 도통상태로 되는 제1드라이버 트랜지스터(103)와, 상기 제3메모리노드와 접지노드와의 사이에 접속되어, 상기 제2메모리노드의 전위에 응답하여 도통상태로 되는 제2드라이버 트랜지스터(104)를 구비한 반도체 기억장치.
  13. 복수의 워드선(WL), 상기 워드선과 교차하는 복수의 비트선쌍 (BL,/BL), 및 상기 워드선과 상기 비트선쌍의 어느 것의 교점에 대응하여 설치되어 각각이 대응하는 워드선 및 대응하는 비트선쌍의 적어도 어느 한편의 비트선에 접속된 복수의 메모리 셀(SMC)을 포함하는 메모리 셀 어레이와, 내부 어드레스 신호를 디코드하여 상기 워드선 중 1개를 선택하는 디코드 수단(12)과, 상기 비트선쌍에 대응하여 설치되어, 각각이 대응하는 비트선쌍에서 전송된 데이터를 기억하는 복수의 기억수단(18)을 각각 포함하는 복수의 출력수단(20,40)과, 소정의 리프레시 어드레스 신호를 발생하는 리프레시 어드레스 발생수단(38)과, 외부에서 공급된 외부 어드레스신호를 상기 블록의 각각에서, 상기 디코드 수단에 상기 내부 어드레스 신호로서 공급하는 동시에, 상기 블록이 각각에서, 상기 비트선쌍에 상기 기억수단에 데이터가 전송된 후 상기 외부 어드레스신호의 대신에 상기 리프레시 어드레스 신호를 공급하는 내부 어드레스 공급수단(30)을 구비한 반도체 기억장치.
  14. 복수의 워드선(WL), 상기 워드선과 교차하는 복수의 비트선쌍(BL,/BL), 및 상기 워드선과 상기 비트선쌍의 어느 것의 교점에 대응하여 설치되어, 각각이 대응하는 워드선 및 대응하는 비트선쌍의 적어도 어느 한편의 비트선에 접속된 복수의 메모리 셀(SMC)을 포함하는 메모리 셀 어레이(10)와, 내부 어드레스 신호를 디코드하여 상기 워드선 중 1개를 선택하는 디코드 수단(12)과, 상기 비트선쌍에 대응하여 설치되어, 각각이 대응하는 비트선쌍에 전송되어야 할 데이터를 기억하는 복수의 기억수단(18)과를 각각 포함하는 복수의 블록과, 외부에서 공급된 데이터를 상기 기억수단의 각각에 순차 입력하는 입력수단(20,40)과, 소정의 리프레시 어드레스신호를 발생하는 리프레시 어드레스 발생 수단(38)과, 외부에서 공급된 외부 어드레스신호를 상기 블록의 각각에 있어서, 상기 디코드 수단(12)에 상기 내부어드레스신호로서 공급하는 동시에, 상기 블록의 각각에 있어서 상기 기억수단에서 상기 비트선쌍에 데이터가 전송되기 전에, 상기 외부 어드레스신호의 대신에 상기 리프레시 어드레스신호를 공급하는 내부 어드레스 공급수단(30)을 구비한 반도체 기억장치.
  15. 각각이 복수의 메모리 셀(SMC,DMC)을 포함하는 복수의 블록과, 외부에서 공급된 1개의 외부 어드레스 신호에 응답하여 상기 블록 중 제1블록의 적어도 1개의 메모리 셀과 상기 블록중의 제2블록의 적어도 1개의 메모리 셀을 연속적으로 액세스하는 버스트 수단(16,18,20,40)과, 상기 버스트 수단(16,18,20,40)이 상기 제1블록의 적어도 1개의 메모리 셀을 액세스하고 있을 때, 상기 제2블록의 어떤 메모리 셀을 리프레시하는 리프레시 수단(12,36,38)을 구비하는 반도체 기억장치에 있어서, 상기 버스트 수단은, 상기 1개의 외부 어드레스신호에 응답하여 상기 2개의 메모리 셀에서 데이터를 판독하는 판독수단(16)과, 상기 판독수단에 의하여 판독된 데이터를 기억하는 기억수단(18)과, 상기 기억수단에 기억된 데이터를 순차 출력하는 출력수단(20,40)을 구비하고, 상기 리프레시 수단은 상기 기억수단에 데이터가 기억된 후에 상기 어느 메모리 셀을 리프레시 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 버스트 수단은, 외부에서 공급된 데이터를 순차 입력하는 입력수단(20,40)과, 상기 입력수단에 의하여 입력된 데이터를 기억하는 기억수단(18)과, 상기 1개의 외부 어드레스 신호에 응답하여 상기 기억수단에 기억된 데이터를 상기 2개의 메모리 셀에 기록하는 기록수단(16)을 포함하며, 상기 리프레시 수단은 상기 2개의 메모리 셀에 데이터가 기록되기전에 상기 어느 것의 메모리 셀을 리프레시하는 반도체 기억장치.
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