JPH0934827A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0934827A JPH0934827A JP7179086A JP17908695A JPH0934827A JP H0934827 A JPH0934827 A JP H0934827A JP 7179086 A JP7179086 A JP 7179086A JP 17908695 A JP17908695 A JP 17908695A JP H0934827 A JPH0934827 A JP H0934827A
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- data
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- signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
Abstract
(57)【要約】
【課題】 ＣＰＵ等からメモリにバーストアクセスを行
う場合に、高速にアクセスが可能なメモリ制御装置の提
供。 【解決手段】 ＣＰＵからのアクセスを開始する際に、
バーストアクセスの最初のアドレスの下位桁の一部をカ
ウンタ１０６にセットする。そして、ＣＰＵがデータを
読み込むタイミングで更新する。このカウンタを用い
て、メモリがアクセスを行い、得たデータはラッチ１０
５に記憶する。このようにすると、メモリからデータを
先読みをすることになり、高速にアクセスを行うことが
できる。
う場合に、高速にアクセスが可能なメモリ制御装置の提
供。 【解決手段】 ＣＰＵからのアクセスを開始する際に、
バーストアクセスの最初のアドレスの下位桁の一部をカ
ウンタ１０６にセットする。そして、ＣＰＵがデータを
読み込むタイミングで更新する。このカウンタを用い
て、メモリがアクセスを行い、得たデータはラッチ１０
５に記憶する。このようにすると、メモリからデータを
先読みをすることになり、高速にアクセスを行うことが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ等からメモ
リに高速にアクセスすることのできるメモリ制御装置に
関するものである。
リに高速にアクセスすることのできるメモリ制御装置に
関するものである。
【０００２】
【従来の技術】従来、この種のメモリ制御装置において
は、ＣＰＵ等のプロセッサが出力するアドレス情報をそ
のままメモリに接続して、メモリアクセスを行ってい
た。また、メモリアクセスを高速化するために、あらか
じめメモリを２つのブロックに分け、交互にアクセスし
たり、複数のブロックに分け順次アクセスする手段を用
いていた。
は、ＣＰＵ等のプロセッサが出力するアドレス情報をそ
のままメモリに接続して、メモリアクセスを行ってい
た。また、メモリアクセスを高速化するために、あらか
じめメモリを２つのブロックに分け、交互にアクセスし
たり、複数のブロックに分け順次アクセスする手段を用
いていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前記Ｃ
ＰＵ等の出力するアドレスをそのままメモリに接続する
方法では、アドレス信号のメモリまでの伝播遅延、メモ
リのアクセスタイム、データのＣＰＵまでの伝播遅延等
が加算されるため、アクセス速度の低下を招いていた。
またメモリを２つや、複数のブロックに分ける方法で
は、それぞれのメモリブロック毎にアドレスやデータバ
スが必要となり、回路が複雑かつ増大していた。
ＰＵ等の出力するアドレスをそのままメモリに接続する
方法では、アドレス信号のメモリまでの伝播遅延、メモ
リのアクセスタイム、データのＣＰＵまでの伝播遅延等
が加算されるため、アクセス速度の低下を招いていた。
またメモリを２つや、複数のブロックに分ける方法で
は、それぞれのメモリブロック毎にアドレスやデータバ
スが必要となり、回路が複雑かつ増大していた。
【０００４】上記の点に対して、本発明は、高速で効率
的なメモリアクセスを単一のメモリバスで実現すること
を目的とする。
的なメモリアクセスを単一のメモリバスで実現すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明においては、前記
目的を達成するため、メモリ制御装置のアドレス線にロ
ード可能なカウンタ手段と、リードデータをラッチする
データ保持手段を設け、プロセッサ等のデータ読み出し
元がデータをリードする際に、ファーストアクセスワー
ドのアドレスを前記カウンタ手段にロードし、データ読
み込みのタイミング以前にデータを前記データ保持手段
に保持するとともに、カウンタの値を次のメモリアドレ
スに進め、プロセッサがデータを読み込んでいる間に次
のメモリアドレスをリードするよう作用させたものであ
る。
目的を達成するため、メモリ制御装置のアドレス線にロ
ード可能なカウンタ手段と、リードデータをラッチする
データ保持手段を設け、プロセッサ等のデータ読み出し
元がデータをリードする際に、ファーストアクセスワー
ドのアドレスを前記カウンタ手段にロードし、データ読
み込みのタイミング以前にデータを前記データ保持手段
に保持するとともに、カウンタの値を次のメモリアドレ
スに進め、プロセッサがデータを読み込んでいる間に次
のメモリアドレスをリードするよう作用させたものであ
る。
【０００６】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【０００７】（第１の実施例）図１〜図２は本発明を実
施した第１の実施例を示している。図１はそのブロック
図である。図１において、１０１は本発明を実施したメ
モリ制御装置で、本実施例においては例えばゲートアレ
イのようなＡＳＩＣで実現されている。図左側にＣＰＵ
等のプロセッサ（図示せず）、図右側にＲＯＭ等のメモ
リ（図示せず）が接続されている。１０２はＣＰＵから
入力されるアドレスバスを受ける入力バッファ、１０３
はＣＰＵのデータバスをドライブする出力バッファであ
る。１０４はメモリ領域のアドレスを選択するデコー
ダ、１０５はメモリからの読み出しデータを保持するラ
ッチ、１０６はＣＰＵから入力されたアドレスの下位２
ビットをロードし、またカウントアップするカウンタで
ある。そして、１０７はメモリにメモリアドレスを出力
する出力バッファ、１０８はメモリから入力されるメモ
リデータを受ける入力バッファである。
施した第１の実施例を示している。図１はそのブロック
図である。図１において、１０１は本発明を実施したメ
モリ制御装置で、本実施例においては例えばゲートアレ
イのようなＡＳＩＣで実現されている。図左側にＣＰＵ
等のプロセッサ（図示せず）、図右側にＲＯＭ等のメモ
リ（図示せず）が接続されている。１０２はＣＰＵから
入力されるアドレスバスを受ける入力バッファ、１０３
はＣＰＵのデータバスをドライブする出力バッファであ
る。１０４はメモリ領域のアドレスを選択するデコー
ダ、１０５はメモリからの読み出しデータを保持するラ
ッチ、１０６はＣＰＵから入力されたアドレスの下位２
ビットをロードし、またカウントアップするカウンタで
ある。そして、１０７はメモリにメモリアドレスを出力
する出力バッファ、１０８はメモリから入力されるメモ
リデータを受ける入力バッファである。
【０００８】
【外１】
【０００９】１１２は、ＣＰＵからクロック信号を受け
る入力バッファである。１１３〜１１７は、タイミング
発生の条件を決定する論理ゲートで、１１８〜１２２
は、アクセスシーケンスを発生するフリップフロップで
ある。
る入力バッファである。１１３〜１１７は、タイミング
発生の条件を決定する論理ゲートで、１１８〜１２２
は、アクセスシーケンスを発生するフリップフロップで
ある。
【００１０】
【外２】
【００１１】図２は、第１の実施例の各部の動作を示し
たタイミング図である。図２において、２０１はシステ
ムクロック信号、２０２はＣＰＵのアドレスバス、
たタイミング図である。図２において、２０１はシステ
ムクロック信号、２０２はＣＰＵのアドレスバス、
【００１２】
【外３】
【００１３】２１４は、図１の１０５のラッチのイネー
ブル信号で、本信号がＨレベル時に入力のデータが出力
に透過し、Ｌレベル時に保持される。２１５は、ＣＰＵ
にデータを出力するデータバスである。ＳＴ１〜ＳＴ４
は、１ワードのリードサイクル、ＴＴ１〜ＴＴ１０は、
４ワードのバーストリードサイクルの各ステップを示
す。
ブル信号で、本信号がＨレベル時に入力のデータが出力
に透過し、Ｌレベル時に保持される。２１５は、ＣＰＵ
にデータを出力するデータバスである。ＳＴ１〜ＳＴ４
は、１ワードのリードサイクル、ＴＴ１〜ＴＴ１０は、
４ワードのバーストリードサイクルの各ステップを示
す。
【００１４】図１と図２を用いて、本実施例の動作を説
明する。まず、ＣＰＵの動作を説明する。ＣＰＵは、第
１のステップでＣＰＵアドレスにアクセスするアドレス
をセットして、アクセスの開始を示すアドレスストロー
ブ信号を１クロック間出力する。次のステップで、リー
ドするデータが最後のデータであれば、ラスト信号をド
ライブし、最後のデータでなければラスト信号をドライ
ブしない。以後各ステップの後縁のクロックの立ち上が
りでレディ信号をサンプリングする。レディ信号がＨレ
ベルであればそのまま次のステップに移行する。レディ
信号がＬレベルであればＣＰＵデータバスの値をリード
データとして取り込む。そして、取り込んだリードデー
タが、アクセスする最後のデータであれば、サイクルを
終了し初期状態に戻る。最後のデータでなければ次のス
テップに進む。ここで、ＣＰＵはＣＰＵアドレスを１つ
インクリメントし、レディ信号のサンプリング状態にな
る。このとき、このステップでリードするデータが最後
のデータであれば、ラスト信号をドライブする。前記と
同様にリードサイクルを繰り返す。このようにして、Ｃ
ＰＵは、１ワードから最大４ワードまでのバーストリー
ドサイクルのどれかを発生する。本実施例は、このよう
なメモリリードシーケンスを持つＣＰＵにメモリを接続
するためのものである。
明する。まず、ＣＰＵの動作を説明する。ＣＰＵは、第
１のステップでＣＰＵアドレスにアクセスするアドレス
をセットして、アクセスの開始を示すアドレスストロー
ブ信号を１クロック間出力する。次のステップで、リー
ドするデータが最後のデータであれば、ラスト信号をド
ライブし、最後のデータでなければラスト信号をドライ
ブしない。以後各ステップの後縁のクロックの立ち上が
りでレディ信号をサンプリングする。レディ信号がＨレ
ベルであればそのまま次のステップに移行する。レディ
信号がＬレベルであればＣＰＵデータバスの値をリード
データとして取り込む。そして、取り込んだリードデー
タが、アクセスする最後のデータであれば、サイクルを
終了し初期状態に戻る。最後のデータでなければ次のス
テップに進む。ここで、ＣＰＵはＣＰＵアドレスを１つ
インクリメントし、レディ信号のサンプリング状態にな
る。このとき、このステップでリードするデータが最後
のデータであれば、ラスト信号をドライブする。前記と
同様にリードサイクルを繰り返す。このようにして、Ｃ
ＰＵは、１ワードから最大４ワードまでのバーストリー
ドサイクルのどれかを発生する。本実施例は、このよう
なメモリリードシーケンスを持つＣＰＵにメモリを接続
するためのものである。
【００１５】図２において、ＳＴ１〜ＳＴ４は１ワード
のみのアクセスの各ステップ、ＴＴ１〜ＴＴ４は４ワー
ドのバーストアクセスの最初のワード、ＴＴ５〜ＴＴ６
は第２ワード、ＴＴ７〜ＴＴ８は第３ワード、ＴＴ９〜
ＴＴ１０は最後のワードのアクセスの各ステップであ
る。また、クロック信号２０１上の矢印はそれぞれのス
テップでレディ信号のＬレベルがサンプリングされ、Ｃ
ＰＵがデータを読み込むタイミングを示す。
のみのアクセスの各ステップ、ＴＴ１〜ＴＴ４は４ワー
ドのバーストアクセスの最初のワード、ＴＴ５〜ＴＴ６
は第２ワード、ＴＴ７〜ＴＴ８は第３ワード、ＴＴ９〜
ＴＴ１０は最後のワードのアクセスの各ステップであ
る。また、クロック信号２０１上の矢印はそれぞれのス
テップでレディ信号のＬレベルがサンプリングされ、Ｃ
ＰＵがデータを読み込むタイミングを示す。
【００１６】さて、１ワードのみのアクセスの場合、Ｃ
ＰＵは、ステップＳＴ１でアドレスバスにアドレスＡを
セットし、アドレスストローブ信号を出力する。アドレ
スＡは、１０４のデコーダによってメモリのマッピング
されているアドレスかどうかを検出し、メモリアドレス
内であれば信号が出力される。一方、アドレスストロー
ブ信号は、入力バッファ１０９を通ってゲート１１３に
入力される。前記デコーダ出力が出ていれば、ゲート１
１３がオンし、カウンタ１０６のロード入力ＬＤに信号
が入力される。これによってカウンタ１０６にＣＰＵア
ドレスＡの下位２ビットがステップＳＴ１のクロック立
ち上がりでロードされる。ロードされたアドレスは、上
位ビットとともに、出力バッファ１０７を介してメモリ
アドレスとしてメモリに出力される。ゲート出力１１３
は、フリップフロップｆ1 １１８のＤ入力およびフリッ
プフロップｆ5 １１９のＪ入力に同時に入力される。次
のクロックの立ち上がりでそれぞれのフリップフロップ
がセットされ、ステップＳＴ２に移る。フリップフロッ
プｆ５がセットされたことにより、出力バッファ１０３
がイネーブルとなり、ＣＰＵのデータバスがドライブさ
れる。このときのデータは、まだメモリからデータがア
クセスされていないので、不定データである。同時に、
出力バッファ１２３を介してメモリセレクト信号がドラ
イブされ、メモリがイネーブルとなる。メモリは、メモ
リセレクト信号により、入力されたメモリアドレスＡに
記憶しているデータをメモリデータバス上に出力する
が、このデータが正しくセットされるまである程度の期
間を必要とする。
ＰＵは、ステップＳＴ１でアドレスバスにアドレスＡを
セットし、アドレスストローブ信号を出力する。アドレ
スＡは、１０４のデコーダによってメモリのマッピング
されているアドレスかどうかを検出し、メモリアドレス
内であれば信号が出力される。一方、アドレスストロー
ブ信号は、入力バッファ１０９を通ってゲート１１３に
入力される。前記デコーダ出力が出ていれば、ゲート１
１３がオンし、カウンタ１０６のロード入力ＬＤに信号
が入力される。これによってカウンタ１０６にＣＰＵア
ドレスＡの下位２ビットがステップＳＴ１のクロック立
ち上がりでロードされる。ロードされたアドレスは、上
位ビットとともに、出力バッファ１０７を介してメモリ
アドレスとしてメモリに出力される。ゲート出力１１３
は、フリップフロップｆ1 １１８のＤ入力およびフリッ
プフロップｆ5 １１９のＪ入力に同時に入力される。次
のクロックの立ち上がりでそれぞれのフリップフロップ
がセットされ、ステップＳＴ２に移る。フリップフロッ
プｆ５がセットされたことにより、出力バッファ１０３
がイネーブルとなり、ＣＰＵのデータバスがドライブさ
れる。このときのデータは、まだメモリからデータがア
クセスされていないので、不定データである。同時に、
出力バッファ１２３を介してメモリセレクト信号がドラ
イブされ、メモリがイネーブルとなる。メモリは、メモ
リセレクト信号により、入力されたメモリアドレスＡに
記憶しているデータをメモリデータバス上に出力する
が、このデータが正しくセットされるまである程度の期
間を必要とする。
【００１７】なお、図２において、メモリデータバス２
０６上の直線部分はメモリがバスをドライブしていない
ハインピーダンス状態を示している。斜線でアスクされ
た部分は、不定データがドライブされている期間を示し
ている。そして、白く抜けている部分が、確定した正し
いデータがドライブされている期間である。従って、メ
モリセレクト信号から確定データまでが前記メモリの必
要とする期間で、ＰｍＦと図中に示している。また、ア
クセスがバーストアクセスの場合、２ワード目からのア
クセスは、メモリアドレス２０５の変化によってメモリ
データが変化し確定する。このため、この期間が必要と
され、これをＰｍＢと示す。この必要な期間を獲得する
ために、レディ信号の出力タイミングを遅らせ調整す
る。
０６上の直線部分はメモリがバスをドライブしていない
ハインピーダンス状態を示している。斜線でアスクされ
た部分は、不定データがドライブされている期間を示し
ている。そして、白く抜けている部分が、確定した正し
いデータがドライブされている期間である。従って、メ
モリセレクト信号から確定データまでが前記メモリの必
要とする期間で、ＰｍＦと図中に示している。また、ア
クセスがバーストアクセスの場合、２ワード目からのア
クセスは、メモリアドレス２０５の変化によってメモリ
データが変化し確定する。このため、この期間が必要と
され、これをＰｍＢと示す。この必要な期間を獲得する
ために、レディ信号の出力タイミングを遅らせ調整す
る。
【００１８】ステップＳＴ２では既に、アドレスストロ
ーブ信号の出力は終了しているので、次のクロックの立
ち上がりでフリップフロップｆ1 １１８は０にリセット
される。逆にフリップフロップｆ2 １２０はセットさ
れ、ｆ5 は変化しない。この状態変化でステップＳＴ３
に移行するのであるが、本ステップは、前述したよう
に、タイミングの調整のためのものであるので信号は何
も変化しない。次のクロックの立ち上がりでフリップフ
ロップｆ2 １２０はリセットされ、フリップフロップｆ
3 １２１はセットされる。このときステップはＳＴ４に
移行する。ｆ3 がセットされると出力バッファ１１１を
介してレディ信号がＣＰＵに対して出力され、ＣＰＵは
このステップで有効データが準備されることを確認す
る。また、ゲート１１７を通してラッチ１０５にラッチ
イネーブル信号が出力される。このイネーブル信号によ
って、ラッチは入力されたデータをそのまま出力データ
とし通過させる。さらにカウンタ１０６にカウントイネ
ーブル信号は出力されることにより、ＳＴ４の真ん中の
クロックの立ち下がりでカウンタ１０６がカウントアッ
プし、メモリアドレスはＡ＋１となる。同時にこの立ち
下がりで、フリップフロップｆ4 １２２がセットされ、
ゲート１１７がラッチイネーブル信号の出力をやめるこ
とで、ラッチ１０５にアドレスＡのメモリデータが保持
される。１ワードアクセスの場合、ＣＰＵからラスト信
号が出力されているので、次のクロックの立上がりで１
１９のｆ5 がリセットされる。これにより、バッファ１
０３がオフする。また、出力バッファ１２３の出力する
メモリセレクト信号がオフし、サイクルを終了し、初期
状態に戻る。
ーブ信号の出力は終了しているので、次のクロックの立
ち上がりでフリップフロップｆ1 １１８は０にリセット
される。逆にフリップフロップｆ2 １２０はセットさ
れ、ｆ5 は変化しない。この状態変化でステップＳＴ３
に移行するのであるが、本ステップは、前述したよう
に、タイミングの調整のためのものであるので信号は何
も変化しない。次のクロックの立ち上がりでフリップフ
ロップｆ2 １２０はリセットされ、フリップフロップｆ
3 １２１はセットされる。このときステップはＳＴ４に
移行する。ｆ3 がセットされると出力バッファ１１１を
介してレディ信号がＣＰＵに対して出力され、ＣＰＵは
このステップで有効データが準備されることを確認す
る。また、ゲート１１７を通してラッチ１０５にラッチ
イネーブル信号が出力される。このイネーブル信号によ
って、ラッチは入力されたデータをそのまま出力データ
とし通過させる。さらにカウンタ１０６にカウントイネ
ーブル信号は出力されることにより、ＳＴ４の真ん中の
クロックの立ち下がりでカウンタ１０６がカウントアッ
プし、メモリアドレスはＡ＋１となる。同時にこの立ち
下がりで、フリップフロップｆ4 １２２がセットされ、
ゲート１１７がラッチイネーブル信号の出力をやめるこ
とで、ラッチ１０５にアドレスＡのメモリデータが保持
される。１ワードアクセスの場合、ＣＰＵからラスト信
号が出力されているので、次のクロックの立上がりで１
１９のｆ5 がリセットされる。これにより、バッファ１
０３がオフする。また、出力バッファ１２３の出力する
メモリセレクト信号がオフし、サイクルを終了し、初期
状態に戻る。
【００１９】アクセスがバーストアクセスの場合、ＣＰ
Ｕは、ステップＴＴ１でアドレスバスにアドレスＡをセ
ットし、アドレスストローブ信号を出力する。アドレス
Ａは、１０４のデコーダによってメモリのマッピングさ
れているアドレスかどうかを検出し、メモリアドレス内
であれば信号が出力される。一方、アドレスストローブ
信号は、入力バッファ１０９を通ってゲート１１３に入
力される。前記デコーダ出力が出ていれば、ゲート１１
３がオンし、カウンタ１０６のロード入力ＬＤに信号が
入力される。これによって、カウンタ１０６にＣＰＵア
ドレスＡの下位２ビットが、ステップＴＴ１のクロック
立上がりでロードされる。ロードされたアドレスは、上
位ビットとともに、出力バッファ１０７を介してメモリ
アドレスとしてメモリに出力される。ゲート出力１１３
は、フリップフロップｆ1 １１８のＤ入力およびフリッ
プフロップｆ5 １１９のＪ入力に同時に入力される。次
のクロックの立ち上がりでそれぞれのフリップフロップ
がセットされ、ステップＴＴ２に移行する。ステップＴ
Ｔ２では、出力バッファ１０３がオンしてＣＰＵのデー
タバスがドライブされ、出力バッファ１２３からメモリ
セレクト信号が出力され、メモリが読み出し動作を開始
する。次のクロックの立ち上がりでフリップフロップｆ
1 １１８がリセット、フリップフロップｆ2 １２０がセ
ットされ、ステップＴＴ３に移行する。ステップＴＴ３
は、メモリのデータ出力を待つステップなので信号は何
も変化しない。次のクロックの立ち上がりで、フリップ
フロップｆ3 １２１がセットされ、ステップＴＴ４へ移
行する。ステップＴＴ４では、ラッチ１０５にラッチイ
ネーブル信号が出力され、入力バッファ１０８を介して
入力されるメモリデータバスの値がラッチ１０５を透過
し、出力バッファ１０３を介してＣＰＵのデータバスに
出力される。また、出力バッファ１１１よりレディ信号
がＣＰＵに伝えられ、最初のワードの読み込みが可能で
あることが認識される。同時にカウンタ１０６に対して
カウントイネーブル信号が出力される。ステップＴＴ４
の立ち下がりクロックでカウンタ１０６はアドレスＡを
Ａ＋１にカウントアップし、メモリに次のアクセスアド
レスを出力する。それとともに、ラッチ１０５のラッチ
イネーブル信号をオフし、その時点でのデータをラッチ
１０５に保持する。またフリップフロップｆ4 １２２は
このときセットされる。ＣＰＵがメモリに対してバース
トアクセスを行う場合、ＣＰＵは必ず先頭アドレスＡか
ら、Ａ＋１，Ａ＋２，Ａ＋３と連続するアドレスを、１
ワードのデータを読み込むタイミング（図２のシステム
・クロック２０１の矢印の位置）で更新する。本発明は
ＣＰＵがアドレスを更新する前に間違いなく予想できる
アドレスをカウンタによって更新し、次ワードのメモリ
サイクルに移行し、全体のアクセス時間を短縮してい
る。従ってメモリを次のサイクルに移行する直前に未だ
ＣＰＵに読み込まれていない現アドレスのデータをＣＰ
Ｕが読み込むタイミングまで保持するためにラッチ１０
５を設け、ＣＰＵとメモリのメモリサイクルのずれを調
整している。従って、サイクルＴＴ４のクロックの立ち
上がりが次メモリアドレスを先出しするタイミングとな
る。ステップＴＴ１〜ＴＴ４はバーストアクセスの最初
のワードであるのでラスト信号は出力されていない。従
ってフリップフロップｆ4 １１２にセットされた信号は
ゲート１１５，１１６を通って、フリップフロップｆ2
１２０のＤ入力に入力される。次のクロックの立ち上が
りで、ＣＰＵはラッチ１０５にラッチされたアドレスＡ
のデータを読み込み、次のアクセスアドレスＡ＋１をア
ドレスバスに出力する。また、同時に、フリップフロッ
プｆ2 １２０がセット、フリップフロップｆ3 １２１が
リセットされ、レディ信号がオフされてＣＰＵはウエイ
ト状態となる。これがステップＴＴ５である。本ステッ
プはメモリのバーストアクセス時間ＰｍＢを調整するた
めのものである。ステップＴＴ５のクロックの立ち上が
りでフリップフロップｆ4 １２２がリセットされる。次
のクロックの立ち上がりでステップＴＴ６になり、フリ
ップフロップｆ2 １２０がリセット、フリップフロップ
ｆ3 １２１がセットされる。そして、ラッチイネーブル
信号とカウントイネーブル信号、レディ信号が出力され
る。次のクロックの立ち下がりでカウンタのカウントア
ップ、メモリデータのラッチ、フリップフロップｆ4 １
２２のセットが行われ、前記と同様にアドレスの先出し
とデータの保持がＣＰＵのデータ読み込みに先立って行
われる。
Ｕは、ステップＴＴ１でアドレスバスにアドレスＡをセ
ットし、アドレスストローブ信号を出力する。アドレス
Ａは、１０４のデコーダによってメモリのマッピングさ
れているアドレスかどうかを検出し、メモリアドレス内
であれば信号が出力される。一方、アドレスストローブ
信号は、入力バッファ１０９を通ってゲート１１３に入
力される。前記デコーダ出力が出ていれば、ゲート１１
３がオンし、カウンタ１０６のロード入力ＬＤに信号が
入力される。これによって、カウンタ１０６にＣＰＵア
ドレスＡの下位２ビットが、ステップＴＴ１のクロック
立上がりでロードされる。ロードされたアドレスは、上
位ビットとともに、出力バッファ１０７を介してメモリ
アドレスとしてメモリに出力される。ゲート出力１１３
は、フリップフロップｆ1 １１８のＤ入力およびフリッ
プフロップｆ5 １１９のＪ入力に同時に入力される。次
のクロックの立ち上がりでそれぞれのフリップフロップ
がセットされ、ステップＴＴ２に移行する。ステップＴ
Ｔ２では、出力バッファ１０３がオンしてＣＰＵのデー
タバスがドライブされ、出力バッファ１２３からメモリ
セレクト信号が出力され、メモリが読み出し動作を開始
する。次のクロックの立ち上がりでフリップフロップｆ
1 １１８がリセット、フリップフロップｆ2 １２０がセ
ットされ、ステップＴＴ３に移行する。ステップＴＴ３
は、メモリのデータ出力を待つステップなので信号は何
も変化しない。次のクロックの立ち上がりで、フリップ
フロップｆ3 １２１がセットされ、ステップＴＴ４へ移
行する。ステップＴＴ４では、ラッチ１０５にラッチイ
ネーブル信号が出力され、入力バッファ１０８を介して
入力されるメモリデータバスの値がラッチ１０５を透過
し、出力バッファ１０３を介してＣＰＵのデータバスに
出力される。また、出力バッファ１１１よりレディ信号
がＣＰＵに伝えられ、最初のワードの読み込みが可能で
あることが認識される。同時にカウンタ１０６に対して
カウントイネーブル信号が出力される。ステップＴＴ４
の立ち下がりクロックでカウンタ１０６はアドレスＡを
Ａ＋１にカウントアップし、メモリに次のアクセスアド
レスを出力する。それとともに、ラッチ１０５のラッチ
イネーブル信号をオフし、その時点でのデータをラッチ
１０５に保持する。またフリップフロップｆ4 １２２は
このときセットされる。ＣＰＵがメモリに対してバース
トアクセスを行う場合、ＣＰＵは必ず先頭アドレスＡか
ら、Ａ＋１，Ａ＋２，Ａ＋３と連続するアドレスを、１
ワードのデータを読み込むタイミング（図２のシステム
・クロック２０１の矢印の位置）で更新する。本発明は
ＣＰＵがアドレスを更新する前に間違いなく予想できる
アドレスをカウンタによって更新し、次ワードのメモリ
サイクルに移行し、全体のアクセス時間を短縮してい
る。従ってメモリを次のサイクルに移行する直前に未だ
ＣＰＵに読み込まれていない現アドレスのデータをＣＰ
Ｕが読み込むタイミングまで保持するためにラッチ１０
５を設け、ＣＰＵとメモリのメモリサイクルのずれを調
整している。従って、サイクルＴＴ４のクロックの立ち
上がりが次メモリアドレスを先出しするタイミングとな
る。ステップＴＴ１〜ＴＴ４はバーストアクセスの最初
のワードであるのでラスト信号は出力されていない。従
ってフリップフロップｆ4 １１２にセットされた信号は
ゲート１１５，１１６を通って、フリップフロップｆ2
１２０のＤ入力に入力される。次のクロックの立ち上が
りで、ＣＰＵはラッチ１０５にラッチされたアドレスＡ
のデータを読み込み、次のアクセスアドレスＡ＋１をア
ドレスバスに出力する。また、同時に、フリップフロッ
プｆ2 １２０がセット、フリップフロップｆ3 １２１が
リセットされ、レディ信号がオフされてＣＰＵはウエイ
ト状態となる。これがステップＴＴ５である。本ステッ
プはメモリのバーストアクセス時間ＰｍＢを調整するた
めのものである。ステップＴＴ５のクロックの立ち上が
りでフリップフロップｆ4 １２２がリセットされる。次
のクロックの立ち上がりでステップＴＴ６になり、フリ
ップフロップｆ2 １２０がリセット、フリップフロップ
ｆ3 １２１がセットされる。そして、ラッチイネーブル
信号とカウントイネーブル信号、レディ信号が出力され
る。次のクロックの立ち下がりでカウンタのカウントア
ップ、メモリデータのラッチ、フリップフロップｆ4 １
２２のセットが行われ、前記と同様にアドレスの先出し
とデータの保持がＣＰＵのデータ読み込みに先立って行
われる。
【００２０】以上のようにステップＴＴ５，ＴＴ６と同
様なＴＴ７，ＴＴ８、さらにＴＴ９，ＴＴ１０を繰り返
し、順次メモリをバーストアクセスしてゆく。ＣＰＵが
メモリアクセスが最終のワードであることを示すラスト
信号が出力されていると、次のサイクルへ進まずにメモ
リセレクト信号をオフして、ＣＰＵのデータバスをオフ
する。これは１ワードアクセス時のステップＳＴ４の動
作と同様である。またｆ2 〜ｆ4 を巡環していたサイク
ルはラスト信号がゲート１１５をオフすることによって
断ち切られ、回路サイクルは初期状態に戻る。
様なＴＴ７，ＴＴ８、さらにＴＴ９，ＴＴ１０を繰り返
し、順次メモリをバーストアクセスしてゆく。ＣＰＵが
メモリアクセスが最終のワードであることを示すラスト
信号が出力されていると、次のサイクルへ進まずにメモ
リセレクト信号をオフして、ＣＰＵのデータバスをオフ
する。これは１ワードアクセス時のステップＳＴ４の動
作と同様である。またｆ2 〜ｆ4 を巡環していたサイク
ルはラスト信号がゲート１１５をオフすることによって
断ち切られ、回路サイクルは初期状態に戻る。
【００２１】以上本実施例について説明してきたが、図
２のタイミング図では回路内のゲートや配線、容量負荷
等による信号遅延を考慮していない。実際の装置におい
ては、バーストアクセス時における信号の伝播には、次
の経路や遅延を経る。ＣＰＵのアドレス出力のクロック
からの遅延、アドレス線上の配線、バッファゲートの遅
延、メモリのデータ出力までのアクセスタイム、データ
線の配線、バッファゲートの遅延、メモリのデータ出力
までのアクセスタイム、データ線の配線、バッファゲー
トの遅延、ＣＰＵのデータセットアップタイム。
２のタイミング図では回路内のゲートや配線、容量負荷
等による信号遅延を考慮していない。実際の装置におい
ては、バーストアクセス時における信号の伝播には、次
の経路や遅延を経る。ＣＰＵのアドレス出力のクロック
からの遅延、アドレス線上の配線、バッファゲートの遅
延、メモリのデータ出力までのアクセスタイム、データ
線の配線、バッファゲートの遅延、メモリのデータ出力
までのアクセスタイム、データ線の配線、バッファゲー
トの遅延、ＣＰＵのデータセットアップタイム。
【００２２】通常のＣＰＵサイクルでバーストアクセス
をするためには、図２中期間Ｐｔ以内で上記プロセスの
総和を実現せねばならない。本発明はアドレスを先出す
ることにより、データ線の途中のラッチまでのデータ伝
播を期間Ｐｒで行い、ラッチ後のデータを期間ＰｃでＣ
ＰＵに伝えることにより、１ワードのメモリアクセスを
実質的に期間Ｐｓで行うことが可能になる。つまり本発
明によれば、同じメモリであれば、より高速にアクセス
ができ、同じクロック周波数動作であれば、より低速な
安価なメモリで性能が実現することができる。
をするためには、図２中期間Ｐｔ以内で上記プロセスの
総和を実現せねばならない。本発明はアドレスを先出す
ることにより、データ線の途中のラッチまでのデータ伝
播を期間Ｐｒで行い、ラッチ後のデータを期間ＰｃでＣ
ＰＵに伝えることにより、１ワードのメモリアクセスを
実質的に期間Ｐｓで行うことが可能になる。つまり本発
明によれば、同じメモリであれば、より高速にアクセス
ができ、同じクロック周波数動作であれば、より低速な
安価なメモリで性能が実現することができる。
【００２３】（第２の実施例）図３は本発明の第２の実
施例のブロック図で、ダイナミックＲＡＭ（ＤＲＡＭ）
コントローラに応用した例である。
施例のブロック図で、ダイナミックＲＡＭ（ＤＲＡＭ）
コントローラに応用した例である。
【００２４】図３において、３０１は本発明を実施した
ＤＲＡＭコントローラでゲートアレイ等のＡＳＩＣで構
成されており、図の左側にＣＰＵ（図示せず）、右側に
ＤＲＡＭ（図示せず）が接続されている。３０２はＣＰ
ＵのアドレスバスをＤＲＡＭコントローラに入力する入
力バッファである。３０３は、ＣＰＵのデータバスから
ライドデータを入力したり、リードデータを出力する双
方向入出力バッファで、出力は、イネーブル信号（Ｅ
Ｎ）によってコントロールされる。
ＤＲＡＭコントローラでゲートアレイ等のＡＳＩＣで構
成されており、図の左側にＣＰＵ（図示せず）、右側に
ＤＲＡＭ（図示せず）が接続されている。３０２はＣＰ
ＵのアドレスバスをＤＲＡＭコントローラに入力する入
力バッファである。３０３は、ＣＰＵのデータバスから
ライドデータを入力したり、リードデータを出力する双
方向入出力バッファで、出力は、イネーブル信号（Ｅ
Ｎ）によってコントロールされる。
【００２５】
【外４】
【００２６】３０８は、クロック信号（ＣＬＫ）を入力
する入力バッファである。３０９は、ＣＰＵのアクセス
がＤＲＡＭであることを検出するデコーダである。３１
０は、アクセスアドレスの下位２ビットをロードし、カ
ウントアップするカウンタで、３１１は、前記下位２ビ
ットのアドレスをＣＰＵ出力のアドレスかカウンタかを
切り換えるセレクタである。３１２は、ＤＲＡＭのＲＯ
ＷアドレスかＣｏｌｕｍｎアドレスかを切り換えるセレ
クタである。３１３はＤＲＡＭにアドレスを出力する出
力バッファ、３１４はメモリのデータバスからリードデ
ータを受けたり、メモリのデータバスへライトデータを
ドライブする入出力バッファで、出力はイネーブル信号
（ＥＮ）によってコントロールされる。３１５は、メモ
リの出力したリードデータを保持するラッチで、ＥＮ入
力がＨレベルのとき入力された信号を透過してそのまま
出力し、Ｌレベルのときは現在の出力データを保持す
る。
する入力バッファである。３０９は、ＣＰＵのアクセス
がＤＲＡＭであることを検出するデコーダである。３１
０は、アクセスアドレスの下位２ビットをロードし、カ
ウントアップするカウンタで、３１１は、前記下位２ビ
ットのアドレスをＣＰＵ出力のアドレスかカウンタかを
切り換えるセレクタである。３１２は、ＤＲＡＭのＲＯ
ＷアドレスかＣｏｌｕｍｎアドレスかを切り換えるセレ
クタである。３１３はＤＲＡＭにアドレスを出力する出
力バッファ、３１４はメモリのデータバスからリードデ
ータを受けたり、メモリのデータバスへライトデータを
ドライブする入出力バッファで、出力はイネーブル信号
（ＥＮ）によってコントロールされる。３１５は、メモ
リの出力したリードデータを保持するラッチで、ＥＮ入
力がＨレベルのとき入力された信号を透過してそのまま
出力し、Ｌレベルのときは現在の出力データを保持す
る。
【００２７】
【外５】
【００２８】３１９，３２０は論理ゲート、３２１は全
体をコントロールするシーケンサである。
体をコントロールするシーケンサである。
【００２９】図４は本実施例のメモリリード時の動作お
よびタイミングを表わす図で、４ｄはクロック信号（Ｃ
ＬＫ）、４０２はＣＰＵの出力するアドレス信号、
よびタイミングを表わす図で、４ｄはクロック信号（Ｃ
ＬＫ）、４０２はＣＰＵの出力するアドレス信号、
【００３０】
【外６】
【００３１】４０６はメモリに出力されるメモリアドレ
スで、ＲはＲＯＷアドレス、Ｃはｃｏｌｕｍｎアドレス
を示し、ＲはＣＰＵのアクセスアドレスＡの上位ビッ
ト、Ｃは下位ビットである。
スで、ＲはＲＯＷアドレス、Ｃはｃｏｌｕｍｎアドレス
を示し、ＲはＣＰＵのアクセスアドレスＡの上位ビッ
ト、Ｃは下位ビットである。
【００３２】
【外７】
【００３３】４１０はメモリの出力するデータで、図４
において、斜線部は不定データ、ｚはハイインピーダン
ス状態、Ｄ０〜Ｄ３はそれぞれメモリが出力した確定デ
タを表わす。
において、斜線部は不定データ、ｚはハイインピーダン
ス状態、Ｄ０〜Ｄ３はそれぞれメモリが出力した確定デ
タを表わす。
【００３４】
【外８】
【００３５】ＣＰＵはレディ信号がオンした次のクロッ
クの立ち上がり（図中矢印）でデータバス上のデータを
リードデータとして読み込む。４１２はＣＰＵのデータ
バスで、図中の記号はメモリデータのものと同様であ
る。４１３〜４１７はシーケンサ３２１がコントロール
するためのタイミング信号で、図４に示したタイミング
で出力される。
クの立ち上がり（図中矢印）でデータバス上のデータを
リードデータとして読み込む。４１２はＣＰＵのデータ
バスで、図中の記号はメモリデータのものと同様であ
る。４１３〜４１７はシーケンサ３２１がコントロール
するためのタイミング信号で、図４に示したタイミング
で出力される。
【００３６】また、ＤＴ１〜ＤＴ３は１ワードリードア
クセス時の動作ステップＥＴ１〜ＥＳＴ６は４ワードバ
ーストアクセス時の動作ステップを示す。
クセス時の動作ステップＥＴ１〜ＥＳＴ６は４ワードバ
ーストアクセス時の動作ステップを示す。
【００３７】ＣＰＵは、アドレスをアドレスバス上にセ
ットして、アクセスを開始することを示すアドレススト
ローブ信号を出力する。このとき、前記アドレスがＤＲ
ＡＭのアッピング領域のものであれば、デコーダ３０９
から信号が出力され、ゲート３１９がオンする。これに
よりシーケンサ３１２にスタートパルスが入力され、シ
ーケンサ３２１が起動される。シーケンサ３２１は、図
４において、コントロール信号４１３〜４１７およびメ
モリ制御信号４０７〜４０９をＣＬＫに同期して出力す
る。これによりメモリアクセスを行い、ＣＰＵからのラ
スト信号４０４によって停止し、初期状態に戻る。
ットして、アクセスを開始することを示すアドレススト
ローブ信号を出力する。このとき、前記アドレスがＤＲ
ＡＭのアッピング領域のものであれば、デコーダ３０９
から信号が出力され、ゲート３１９がオンする。これに
よりシーケンサ３１２にスタートパルスが入力され、シ
ーケンサ３２１が起動される。シーケンサ３２１は、図
４において、コントロール信号４１３〜４１７およびメ
モリ制御信号４０７〜４０９をＣＬＫに同期して出力す
る。これによりメモリアクセスを行い、ＣＰＵからのラ
スト信号４０４によって停止し、初期状態に戻る。
【００３８】図４でわかるように、最初、セレクタ３１
２の上位ビットすなわちＲＯＷアドレスを選択してお
り、所定のタイミングＲＣＳＥＬ信号によってｃｏｌｕ
ｍｎアドレスに切り換わる。そのとき、セレクタ３１１
はｃｏｌｕｍｎアドレスのうちバーストアクセスに関係
する最下位の２ビットをＣＰＵの出力と直結するように
ＣＣＳＥＬ信号によって選択されている。カウンタ３１
０はＣＬＤ信号によってロードイネーブル状態でクロッ
ク入力で待っている。最初のｃｏｌｕｍｎアドレススト
ローブ信号の後縁で、カウンタはロードされると同様に
カウントアップする。これと同時にシーケンサ３２１は
ＣＣＳＥＬ信号を変化させてセレクタ３１１をカウンタ
３１０の方へ向ける。以降、１ワードアクセスする毎に
ｃｏｌｕｍｎアドレスストローブ信号の後縁でカウンタ
３１０にクロック信号が入力されアドレスがカウントア
ップする。メモリはｃｌｏｕｍｎアドレスストローブ信
号によってデータを出力する。ラッチ３１５はｃｏｌｕ
ｍｎアドレスストローブ信号が出力されている間は、メ
モリからのデータをＣＰＵのデータバスに透過させ、ｃ
ｏｌｕｍｎアドレスストローブ信号の後縁でそのときの
データを保持する。これ以降メモリアドレスのカウント
アップにより、メモリは次のワードのアクセスを行う
が、ＣＰＵは、次のクロック信号の立ち上がりでラッチ
に保持されたデータを読み込む。参考として第１の実施
例と同様に期間Ｐｒ，Ｐｃ，Ｐｔ，Ｐｓを記した。ま
た、ライト時の動作は説明はしないが、同様に可能であ
る。以上説明したように、ＤＲＡＭコントローラに応用
しても本発明はバーストリード時の高速、効率的なアク
セスが実現できる。
２の上位ビットすなわちＲＯＷアドレスを選択してお
り、所定のタイミングＲＣＳＥＬ信号によってｃｏｌｕ
ｍｎアドレスに切り換わる。そのとき、セレクタ３１１
はｃｏｌｕｍｎアドレスのうちバーストアクセスに関係
する最下位の２ビットをＣＰＵの出力と直結するように
ＣＣＳＥＬ信号によって選択されている。カウンタ３１
０はＣＬＤ信号によってロードイネーブル状態でクロッ
ク入力で待っている。最初のｃｏｌｕｍｎアドレススト
ローブ信号の後縁で、カウンタはロードされると同様に
カウントアップする。これと同時にシーケンサ３２１は
ＣＣＳＥＬ信号を変化させてセレクタ３１１をカウンタ
３１０の方へ向ける。以降、１ワードアクセスする毎に
ｃｏｌｕｍｎアドレスストローブ信号の後縁でカウンタ
３１０にクロック信号が入力されアドレスがカウントア
ップする。メモリはｃｌｏｕｍｎアドレスストローブ信
号によってデータを出力する。ラッチ３１５はｃｏｌｕ
ｍｎアドレスストローブ信号が出力されている間は、メ
モリからのデータをＣＰＵのデータバスに透過させ、ｃ
ｏｌｕｍｎアドレスストローブ信号の後縁でそのときの
データを保持する。これ以降メモリアドレスのカウント
アップにより、メモリは次のワードのアクセスを行う
が、ＣＰＵは、次のクロック信号の立ち上がりでラッチ
に保持されたデータを読み込む。参考として第１の実施
例と同様に期間Ｐｒ，Ｐｃ，Ｐｔ，Ｐｓを記した。ま
た、ライト時の動作は説明はしないが、同様に可能であ
る。以上説明したように、ＤＲＡＭコントローラに応用
しても本発明はバーストリード時の高速、効率的なアク
セスが実現できる。
【００３９】（第３の実施例）図５は、本発明の第３の
実施例のブロック図である。図３の実施例は、第２の実
施例のロード可能なカウンタを、加算器とフリップフロ
ップ（レジスタ）に変えたものである。図５において、
５０１は加算器で、メモリアドレスの下位２ビットに１
を加算し、現在アクセスアドレスの次のアドレスを出力
する。５０２はそれを保持するフリップフロップであ
る。第２の実施例に対してカウンタをカウントアップす
るタイミングで次々と、次アドレスを５０２のフリップ
フロップに保持、更新してゆくもので他の動作は同様で
ある。
実施例のブロック図である。図３の実施例は、第２の実
施例のロード可能なカウンタを、加算器とフリップフロ
ップ（レジスタ）に変えたものである。図５において、
５０１は加算器で、メモリアドレスの下位２ビットに１
を加算し、現在アクセスアドレスの次のアドレスを出力
する。５０２はそれを保持するフリップフロップであ
る。第２の実施例に対してカウンタをカウントアップす
るタイミングで次々と、次アドレスを５０２のフリップ
フロップに保持、更新してゆくもので他の動作は同様で
ある。
【００４０】なお、、この加算器とフリップフロップ
（レジスタ）との組合せは、第１の実施例にも適用可能
である。
（レジスタ）との組合せは、第１の実施例にも適用可能
である。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
メモリからのデータをＣＰＵ等のデータ読み出し元が読
み込むより先立ってデータパスの途中でラッチし、以降
メモリアドレスを更新して先読みさせることにより、デ
ータパスが分断され、ラッチ以前のパスと以降のパスが
重複動作することができる。すなわち、 ・メモリの高速バーストリードが単純な回路構成で可能
となる。
メモリからのデータをＣＰＵ等のデータ読み出し元が読
み込むより先立ってデータパスの途中でラッチし、以降
メモリアドレスを更新して先読みさせることにより、デ
ータパスが分断され、ラッチ以前のパスと以降のパスが
重複動作することができる。すなわち、 ・メモリの高速バーストリードが単純な回路構成で可能
となる。
【００４２】・より低速な安価なメモリで従来と同じバ
ーストリード速度が得られる。
ーストリード速度が得られる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例のタイミングチャートである。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】第２の実施例のタイミングチャートである。
【図５】本発明の第３の実施例を示すブロック図であ
る。
る。
１０１ メモリ制御装置 １０２ 入力バッファ １０３ 出力バッファ １０４ デコーダ １０５ ラッチ １０６ カウンタ １０７ 出力バッファ １０８ 入力バッファ １０９，１１０，１１２ 入力バッファ １１１，１２３ 出力バッファ １１３〜１１７ 論理ゲート １１８〜１２２ フリップフロップ
Claims (4)
- 【請求項１】 バーストアクセスを行うためのメモリ制
御装置において、 バーストサイクル中の各ワードを選択するメモリアドレ
ス線にロード可能なカウンタ手段と、 メモリからの読み出しデータを一時的に保持するための
データ保持手段とを設け、 データをメモリから読み出す装置が発生するメモリリー
ドサイクルのバーストアクセスの最初のアドレスを前記
カウンタ手段にロードし、バーストアクセスの各リード
サイクルのデータ読み込みのタイミング以前に、前記カ
ウンタ手段からのアドレスを用いて、前記データ保持手
段にメモリからの読み出してデータを保持すると共に、
前記カウンタ手段をカウントアップさせて、アドレスを
次のアドレスに進めることを特徴とするメモリ制御装
置。 - 【請求項２】 バーストアクセス制御が、前記データを
メモリから読み出す装置からのバースト終了信号により
終了することを特徴とする請求項１記載のメモリ制御装
置。 - 【請求項３】 バーストアクセスするメモリがダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）である
ことを特徴とする請求項１または２記載のメモリ制御装
置。 - 【請求項４】 前記カウンタ手段が、加算器とレジスタ
の組合せであることを特徴とする請求項１〜３のいずれ
か記載のメモリ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7179086A JPH0934827A (ja) | 1995-07-14 | 1995-07-14 | メモリ制御装置 |
| US08/678,699 US6751160B1 (en) | 1995-07-14 | 1996-07-11 | Memory control with burst-access capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7179086A JPH0934827A (ja) | 1995-07-14 | 1995-07-14 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934827A true JPH0934827A (ja) | 1997-02-07 |
Family
ID=16059839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7179086A Pending JPH0934827A (ja) | 1995-07-14 | 1995-07-14 | メモリ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6751160B1 (ja) |
| JP (1) | JPH0934827A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008376A (ja) * | 2000-03-24 | 2002-01-11 | Cypress Semiconductor Corp | 同期式バーストメモリ |
| US6339560B1 (en) | 1999-05-25 | 2002-01-15 | Nec Corporation | Semiconductor memory based on address transitions |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7099972B2 (en) * | 2002-07-03 | 2006-08-29 | Sun Microsystems, Inc. | Preemptive round robin arbiter |
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
| JP5752686B2 (ja) | 2009-08-20 | 2015-07-22 | ラムバス・インコーポレーテッド | 原子メモリ装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319759A (en) * | 1991-04-22 | 1994-06-07 | Acer Incorporated | Burst address sequence generator |
| JP2616567B2 (ja) * | 1994-09-28 | 1997-06-04 | 日本電気株式会社 | 半導体記憶装置 |
| JPH08129882A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5603041A (en) * | 1994-12-13 | 1997-02-11 | International Business Machines Corporation | Method and system for reading from a m-byte memory utilizing a processor having a n-byte data bus |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US5657287A (en) * | 1995-05-31 | 1997-08-12 | Micron Technology, Inc. | Enhanced multiple block writes to adjacent blocks of memory using a sequential counter |
-
1995
- 1995-07-14 JP JP7179086A patent/JPH0934827A/ja active Pending
-
1996
- 1996-07-11 US US08/678,699 patent/US6751160B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339560B1 (en) | 1999-05-25 | 2002-01-15 | Nec Corporation | Semiconductor memory based on address transitions |
| JP2002008376A (ja) * | 2000-03-24 | 2002-01-11 | Cypress Semiconductor Corp | 同期式バーストメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6751160B1 (en) | 2004-06-15 |
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Legal Events
| Date | Code | Title | Description |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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