KR20080034155A - 반도체기억장치 - Google Patents

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KR20080034155A
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가즈요 니시카와
마사히로 우에미나미
다다시 니타
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

반도체기억장치는, 메모리어레이의 기억데이터를 읽어내는 어드레스가 입력되는 어드레스단자와, 입력클럭이 입력되는 클럭입력단자와, 상기 어드레스에 따라 메모리어레이로부터 판독된 데이터를 출력하는 데이터 출력단자와, 상기 입력클럭에 동기한 출력클럭을 출력하는 클럭출력단자를 구비하며, 상기 클럭출력단자가 제 1 전압 및 제 2 전압 중 한쪽을 항상 출력함과 더불어, 상기 데이터 출력단자로부터 유효 데이터가 출력되는 경우에만, 출력전압을 제 1 전압에서 제 2 전압으로 천이 시키거나, 또는 한쪽 전압에서 다른 쪽 전압으로 천이 시키도록 구성된다.
클럭입력단자, 데이터 출력단자, 클럭출력단자, 유효 데이터, 타이밍

Description

반도체기억장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은, 예를 들어 클럭동기형 반도체기억장치, 이를 탑재한 집적회로, 및 이를 이용한 시스템(반도체장치)이나, 기억데이터 판독장치 등에 관한 것이다.
종래의 클럭동기형 반도체기억장치로는, 예를 들어 최근 수요가 증대되고 있는 휴대전화용 등으로, 버스트판독모드를 구비하는 비동기 SRAM형 고속 액세스메모리인 FCRAM(등록상표)이 실용화되었다.
이 FCRAM은, 버스트판독모드로 설정되면, 외부로부터 입력되는 클럭신호에 동기하여 동작한다. 어드레스가 입력되고 나서, 미리 설정된 레이턴시(Latency)에 대응한 수의 클럭펄스 입력 후에 데이터를 출력한다.
또, 일괄판독데이터 길이를 지정하지 않는 연속 버스트판독모드에서는, 연속판독 중에 판독어드레스가 메모리어레이의 행 어드레스 경계에 달했을 때, 데이터출력 지연이 발생한다. 이 출력지연을 외부에 알리기 위해, 데이터버스가 유효인지의 여부를 나타내는 데이터버스 상태신호가 FCRAM으로부터 출력된다. 호스트장치는, 이 데이터버스 상태신호가 "유효"임을 나타내는 레벨로 되었을 때 데이터를 판독함으로써, 무효데이터의 잘못 판독을 방지할 수 있다(예를 들어 비특허문헌 1:후지쓰(富士通)주식회사, 「후지쓰반도체디바이스 DATA SHEET DS05-11429-2(메모리 Mobile FCRAM MB82DBS02163C)」, 2005년 참조).
도 20은, 종래 클럭동기형 반도체기억장치의 타이밍도이며, 버스트판독에서의 외부입력 클럭신호, 출력데이터신호, 및 데이터버스 상태신호 등의 천이 타이밍을 나타낸다. 도 20에서 /CE는 칩 이네이블신호, ADD는 외부입력 어드레스신호, CLK는 외부입력 클럭신호, DQ는 출력데이터신호, /WAIT는 데이터버스 상태신호이다. 또, 도 20에서는 레이턴시＝4로 설정된 예를 나타낸다. 또한 도 20 및 이하의 설명에서 "CLK"에 붙여진 숫자는 판독동작 개시 후의 클럭 수를 나타낸다.
도 20에서, CLK(1)의 상승에 대한 소정의 준비(Set up)시간 후에 ADD에 의해 판독어드레스가 입력되며, 설정된 레이턴시(－1)의 클럭 수(여기서는 4－1＝3 클럭)인 CLK(2∼4)이 입력된 후, CLK(5)에서 DQ가 출력된다. 또, /WAIT신호는, 상기 DQ가 출력되는 1 개 전의 CLK(4)에서, 데이터버스가 무효임을 나타내는 "L(Low)"레벨로부터 유효임을 나타내는 "H(High)"레벨로 변화한다.
4 개의 데이터를 읽어낸 시점에서 판독어드레스가 메모리어레이의 행 어드레스 경계에 달하면, /WAIT신호가 "H"로 되고 나서 4 클럭 후에 /WAIT신호는 데이터버스가 무효임을 나타내는 "L"레벨로 되며, 다시 "H"레벨로 된 후에 다음 데이터가 출력된다.
이와 같이, 유효 데이터를 출력할 때는 /WAIT신호를 "H"로 하며, 데이터가 무효일 경우에는 /WAIT신호를 "L"로 함으로써, 호스트장치가 잘못 데이터를 읽어내지 않도록 한다.
또, 시스템의 고속화에 대응한 메모리로서, 클럭의 양 에지에서 데이터를 출 력하는 DDR SDRAM가 실용화되었다. 이 DDR SDRAM은, 데이터의 수신오류가 발생하지 않도록, DQS(Data strobe)단자를 설치함으로써 고속화를 실현한다.
이 메모리에서는, 기입 시, 호스트장치로부터 DQS와, DQS에 동기한 데이터를 출력하며, 메모리는 DQS를 이용하여 기입데이터를 도입한다.
또, 판독 시, 메모리로부터 DQS와, DQS에 동기한 데이터를 출력하며, 호스트장치는 DQS를 이용하여 기입데이터를 도입한다. 기입데이터가 출력되는 타이밍은, 미리 설정된 레이턴시에 의해 정해지며, 데이터가 출력되는 1 주기 전에, 프리앰블(Preamble)로서 DQS가 HiZ(고 임피던스 상태)로부터 "L"레벨로 변화하며, 다음 주기에서 DQS가 "H"레벨로 변화하고, 데이터 출력이 개시된다(예를 들어, Elpida Memory Inc., 「512M bits DDR SDRAM DATA SHEET」, Document No. E0699E50(Ver.5.0), 2006년11월, p.27).
[발명의 개시]
[발명이 해결하고자 하는 과제]
그러나 종래의 방법에서는, 미리 설정된 레이턴시에 맞추어 데이터를 출력하므로, 가령 메모리어레이로부터의 데이터판독이 일찍이 완료되어 있어도, 외부로의 데이터출력은 행해지지 않는다. 구체적으로는, 예를 들어 도 20의 예에서 CLK(3) 하강 전에 벌써 메모리어레이로부터의 데이터판독이 완료되어있다 하더라도, 1 클럭 주기 기다리고 CLK(4)의 하강부터 데이터출력이 행해진다. 그리고 상기 레이턴시는, 반도체기억장치 사용시의 온도, 전압조건이나, 반도체기억장치 제조시의 조건에 따라 달라지는 판독시간의 최대시간에 맞추어 설정할 필요가 있다.
따라서, 반도체기억장치의 판독속도를 반드시 효과적으로 사용할 수 있는 것은 아니므로, 시스템성능을 향상시키는 것이 어렵다.
한편, 동작 중에 클럭주기가 변경될 경우 등에 시스템성능을 향상시키기 위해서는, 비특허문헌 1의 P 20에 나타내진 바와 같이, 호스트장치에서 클럭주기 등에 응하여 레이턴시를 변경하는 제어가 필요하게 된다.
또 도 20에 나타낸 바와 같이 데이터버스 상태신호(/WAIT)에 의해 데이터가 무효임을 알리도록 구성된 경우라도, 호스트장치와 클럭동기형 반도체기억장치 사이에서, 예를 들어 CLK의 1/2 주기만큼(도 20에서 thCLK)(이상)의 신호지연이 발생한 경우, 출력데이터신호(DQ) 및 데이터버스 상태신호(/WAIT)는 각각 도 20에 나타낸 DQ1, /WAIT1과 같이 된다. 이와 같은 경우, CPU가 CLK에 의해 데이터를 도입할 때의 준비부족이나, CLK와 데이터버스 상태신호의 모니터링 시점이 일치하지 않음에 의한 판독개시 주기의 어긋남에 의해, 잘못 판독을 일으킬 가능성이 있다. 이와 같은 잘못 판독을 방지하기 위해서는, 호스트장치에서 복잡한 클럭 제어가 필요하며, 또 클럭주파수가 높을수록 방지하기가 어렵다.
또, 판독어드레스가 행 어드레스 경계에 달한 것만을 검지하여 데이터버스 상태신호를 "L"로 할 경우, 판독 중의 전압변동 등 다른 여러 가지 요인으로 판독이 지연되어도, 데이터버스 상태신호는 "L"로 되지 않는다. 이 경우, 데이터버스가 무효임에도 불구하고, 부정 데이터가 도입되어버릴 가능성이 있다.
또한, 데이터출력이 개시될 때, 상기와 같이 DQS신호가 고 임피던스 상태로부터 "L"레벨로 변화하는(프리앰블을 필요로 하는) 구성에서는, 데이터를 수신할 호스트장치에서 "L"레벨로의 변화를 검지하고 다음의 DQS클럭을 기다리기 위한 복잡한 제어가 필요하게 된다.
본 발명은 상기 점에 감안하여 이루어진 것으로, 호스트장치의 복잡한 제어를 필요로 하는 일없이, 가장 빠른 타이밍으로 용이하게 데이터를 읽어낼 수 있게 되거나, 또는 출력데이터가 클럭주기 이상으로 지연된 경우나, 여러 가지 요인에 의해(돌발적으로) 판독시간의 변동이 발생한 경우 등이라도, 잘못 판독을 용이하게 방지할 수 있도록 하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
본 발명의 반도체기억장치는, 메모리어레이의 기억데이터를 읽어내는 어드레스가 입력되는 어드레스단자와, 입력클럭이 입력되는 클럭입력단자와, 상기 어드레스에 따라 메모리어레이로부터 판독된 데이터를 출력하는 데이터 출력단자와, 상기 입력클럭에 동기한 출력클럭을 출력하는 클럭출력단자를 구비하며, 상기 클럭출력단자는, 제 1 전압 및 제 2 전압 중 한쪽을 항상 출력함과 더불어, 상기 데이터 출력단자로부터 유효 데이터가 출력되는 경우에만, 출력전압을 제 1 전압에서 제 2 전압으로 천이 시키거나, 또는 한쪽 전압에서 다른 쪽 전압으로 천이 시키는 것을 특징으로 한다.
또, 예를 들어 상기 클럭출력단자의 상기 출력전압 천이가, 상기 메모리어레이로부터의 데이터 판독 개시 후 완료할 때까지의 시간에 의존하며, 상기 판독 개시 후의 입력클럭 수에 의존하지 않는 타이밍으로 실행되도록 구성되는 것을 특징으로 한다.
이로써, 기억데이터 판독장치에서는, 출력클럭에 기초하여, 반도체기억장치로부터 판독된 데이터를 확실하게 도입하는 것이 용이해진다.
또, 상기와 같은 클럭단자에서의 출력전압 천이를 실행시킴으로써, 신속한 판독을 실행시키는 것이 용이해진다.
[발명의 효과]
본 발명에 의하면, 가장 빠른 타이밍으로 데이터를 읽어내는 것 등이 용이해지며, 또 잘못 판독을 방지하는 것 등이 용이해진다.
도 1은, 제 1 실시형태의 반도체기억장치 구성을 나타낸 블록도이다.
도 2는, 제 1 실시형태 반도체기억장치 각 부의 동작을 나타낸 타이밍도이다.
도 3은, 제 1 실시형태 반도체기억장치 각 부의 다른 동작을 나타낸 타이밍도이다.
도 4는, 제 2 실시형태의 반도체기억장치 구성을 나타낸 블록도이다.
도 5는, 제 2 실시형태 반도체기억장치 각 부의 동작을 나타낸 타이밍도이다.
도 6은, 제 3 실시형태의 반도체기억장치 구성을 나타낸 블록도이다.
도 7은, 제 3 실시형태 반도체기억장치에 있어서 출력제어부(65)의 상세한 구성을 나타낸 블록도이다.
도 8은, 제 3 실시형태 반도체기억장치 각 부의 동작을 나타낸 타이밍도이다.
도 9는, 제 3 실시형태 변형예에 있어서 출력제어부(85)의 상세한 구성을 나타낸 블록도이다.
도 10은, 제 4 실시형태의 반도체기억장치 구성을 나타낸 블록도이다.
도 11은, 제 4 실시형태 출력제어부(105)의 상세한 구성을 나타낸 블록도이다.
도 12는, 제 4 실시형태 반도체기억장치 각 부의 동작을 나타낸 타이밍도이다.
도 13은, 제 5 실시형태의 반도체기억장치 구성을 나타낸 블록도이다.
도 14는, 제 5 실시형태 반도체기억장치 각 부의 동작을 나타낸 타이밍도이다.
도 15는, 제 6 실시형태 반도체기억장치에 있어서 출력제어부(165)의 구성을 나타낸 블록도이다.
도 16은, 제 6 실시형태 반도체기억장치 각 부의 동작을 나타낸 타이밍도이다.
도 17은, 제 7 실시형태의 시스템 구성을 나타낸 블록도이다.
도 18은, 제 7 실시형태 반도체기억장치에 있어서 메모리데이터 도입제어부(163)의 상세한 구성을 나타낸 블록도이다.
도 19는, 제 7 실시형태 반도체기억장치 각 부의 동작을 나타낸 타이밍도이 다.
도 20은, 종래 반도체기억장치의 동작을 나타낸 타이밍도이다.
[부호의 설명]
1 : 메모리어레이 2, 42, 62 : 판독타이밍 제어부
3, 113 : 판독회로 4, 44, 114 : 판독완료 판정부
5, 65, 85, 105, 165 : 출력제어부
6 : 어드레스 복호기 7 : 어드레스 제어부
10 : 판독데이터 래치 11 : 출력비트 카운터
12, 32 : 출력비트 선택회로 13 : 출력동기회로
14, 24, 84 : OUTCLK생성부 15, 25 : AND회로
16 : 플립플롭회로 20 : 래치선택회로
21 : 판독데이터 래치 L 22 : 판독데이터 래치 H
23 : Read완료 카운터 160 : 호스트장치
161 : 메모리 162 : 메모리데이터 판독제어부
163 : 메모리데이터 도입제어부 164 : CPU
171 : OUTCLK카운터 172, 173 : 메모리데이터 래치
174 : 비교기
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 그리고 이하의 각 실시형태에서, 다른 실시형태와 마찬가지의 기능을 갖는 구성요소에 대 해서는 동일 부호를 부여하여 설명을 생략한다.
[제 1 실시형태]
도 1은 제 1 실시형태 반도체기억장치의 주요부 구성을 나타낸 블록도이다.
이 반도체기억장치에는, 메모리어레이(1)와, 판독타이밍 제어부(2)와, 판독회로(3)와, 판독완료 판정부(4)와, 출력제어부(5)와, 어드레스 복호기(6)가 배치된다. 여기서 반도체기억장치에는, 상기 이외에 각부의 동작에 필요한 바이어스전압을 부여하는 전원회로나, 데이터기입도 가능한 경우에는 기입을 위한 회로 등, 기억장치로서 필요한 여러 가지 회로가 형성되어 있으나, 주로 본 실시형태의 설명에 필요한 부분에 대해서 설명한다.
상기 메모리어레이(1)는, 데이터를 기억하는 복수의 메모리 셀이 배열된 것이다.
판독타이밍 제어부(2)는, 외부로부터 입력되는 입력클럭에 동기하여, 기억데이터 판독동작의 개시 타이밍을 나타내는 Read트리거신호를 생성하도록 구성된다.
판독회로(3)는 감지증폭기(도시 생략)를 가지며, 판독타이밍 제어부(2)로부터 출력되는 Read트리거신호가 "H"(High 레벨)로 되는 것에 응하여, 기억데이터의 판독동작을 개시하며, 판독완료 판정부(4)로부터 출력되는 Read타이밍신호가 "L"(Low레벨)로 되는 것에 응하여, 메모리 셀로부터 판독된 데이터를 유지하고, Read데이터로서 출력하도록 구성된다.
판독완료 판정부(4)는, Read트리거신호가 "H"로 된 후, 나중에 상세하게 서술하는 기간(TRAC) 동안 "H"가 되는 Read타이밍신호와, 기간(TRAC＋TDLY) 동안 "L" 이 되는 Read완료신호를 출력하도록 구성된다. 여기서 상기 타이밍의 제어는, 예를 들어 반도체기억장치 내부에서 발진되는, 입력클럭보다 주기가 짧은 클럭을 이용하여 이루어진다. 또, 이에 한정되지 않고, 아날로그 지연회로 등을 이용하여 제어해도 된다. 또한 상기 기간(TRAC) 등은 설계 시에 설정되어도 되며, 제조 시나 기기에 내장할 때에 반도체기억장치의 특성 등에 따라 설정되어도 되고, 또 기기에 내장된 후, 사용개시 시나 사용중의 초기화처리 등에 의해 전원전압이나 온도 등에 따라 동적으로 설정되어도 된다.
출력제어부(5)는, 판독회로(3)로부터 출력된 Read데이터를 출력데이터(DATA)로서 출력함과 더불어, 호스트장치(도시 생략)가 이 Read데이터를 도입하는 타이밍을 나타내는 출력클럭(OUTCLK)을 출력하도록 구성된다.
또 어드레스 복호기(6)는, 외부로부터 입력된 판독어드레스를 복호하며, 메모리어레이(1) 내의 특정 메모리 셀을 선택하는 선택신호를 출력하도록 구성된다.
여기서 도 1의 단자(ADD)는, 판독어드레스가 입력되는 어드레스입력단자이다.
단자(/CE)는, 기억데이터의 판독 시에 "L"레벨이 되는 칩 이네이블신호가 입력되는 칩 이네이블신호 입력단자이다.
단자(CLK)는, 입력클럭이 입력되는 입력클럭 입력단자이다.
단자(OUTCLK)는, 출력클럭이 출력되는 출력클럭 출력단자이다.
단자(DATA)는, 출력데이터(DATA)가 출력되는 데이터 출력단자이다.
그리고 이하의 설명에서 상기 각 단자의 부호는, 편의상, 적절하게 신호이름 으로도 이용한다. 또 이하의 설명 및 도면에서 "CLK"에 붙여진 숫자는 /CE가 "L"로 된 후의 클럭 수를 나타낸다.
상기와 같이 구성된 반도체기억장치의 동작을 설명한다. 도 2는 반도체기억장치 각 부의 신호를 나타내는 타이밍도이다.
판독어드레스(ADD)가 입력되면, 상기 어드레스는 CLK(1)의 상승(T21)에서 어드레스복호기(6)로 도입되고 복호되며, 어드레스에 대응한 메모리 셀의 선택신호가 메모리어레이(1)로 출력된다.
또 상기 판독어드레스(ADD)의 입력에 따라 칩 이네이블신호(/CE)가 "L"로 되면, 판독타이밍 제어부(2)는 CLK(1)의 상승(T21)에 동기하여 Read트리거신호를 1 번만 소정 시간(예를 들어, 다음 CLK(2) 상승까지의 기간동안) "H"로 한다.
판독회로(3)는, 상기 Read트리거신호에 따라 활성화된다(프리차지 등의 판독시퀀스를 개시한다).
또 판독완료 판정부(4)는 상기 Read트리거신호가 "H"로 되면(T21), Read타이밍신호를 "H"로 하며, 미리 설정된 기간(TRAC)이 경과한 후에 "L"로 한다. 상기 기간(TRAC)은, 판독회로(3)에 의한 기억데이터 판독에 필요한 시간에 대응하여 설정된 기간이다.
판독회로(3)는, Read타이밍신호가 "L"로 되면 비활성화되고(판독시퀀스를 종료하고), 메모리어레이(1)로부터 읽어낸 데이터를 유지하며, Read데이터로서 출력한다.
판독완료 판정부(4)는 또, 상기 Read트리거신호가 "H"로 되면(T21), Read완 료신호를 "L"로 하며, 기간(TRAC＋TDLY)이 경과한 후에 "H"로 한다. 상기 TDLY는, 판독회로(3)로부터 출력된 Read데이터가 출력제어부(5)까지 전파하는데 필요한 시간에 대응하여 정해지는 기간이다.(여기서, TDLY를 무시할 수 있는 경우 등에는, 기간(TRAC)을 설정하는 것만이라도 된다.)
출력제어부(5)는, Read완료신호가 "H"로 된 후 최초 CLK(5)의 하강(T22)에서, 판독회로(3)로부터 출력된 Read데이터를 도입하며, 출력데이터(DATA)로서 DATA출력단자로 출력한다. 또, 다음 CLK(6)의 상승(T23)에 동기하여 1 클럭의 출력클럭(OUTCLK)을 OUTCLK단자로 출력한다.
그 후, 칩 이네이블신호(/CE)가 "H"로 되면, 반도체기억장치는 불능(Disable)상태로 되며, 출력클럭(OUTCLK)은 출력제어부(5)로부터 출력되지 않게 된다.
상기와 같이, 예를 들어 반도체기억장치 제조시의 조건이나, 동작시의 조건(전압, 온도 등) 등에 의해 판독회로(3)에 의한 기억데이터 판독에 필요한 시간 등이 달라지는 것에 대응하여 기간(TRAC) 등이 설정됨으로써, 출력데이터(DATA)의 출력타이밍을 유연하게 제어할 수 있다. 구체적으로는, 예를 들어 상기와 같이 도 2의 예에서는, CLK(1)부터 6 번째 클럭인 CLK(6)에서 출력데이터(DATA) 및 출력클럭(OUTCLK)이 출력되는데 반해, 도 3에 나타낸 바와 같이 기간(TRAC)이 짧아지면(TRAC1), 5 번째 클럭인 CLK(5)에서 출력되게 된다. 즉, 가장 빠른 타이밍으로 기억데이터를 용이하게 읽어낼 수 있다. 또 잘못 판독 등을 용이하게 방지할 수도 있다.
또 입력클럭 주파수가 다를 경우라도, 마찬가지로 기간(TRAC) 등에 의해 타이밍이 제어되므로, 클럭 주파수에 따른 레이턴시 변경 등도 필요 없다. 따라서 클럭 주파수를 용이하게 전환할 수 있다.
더욱이 호스트장치는 출력클럭(OUTCLK)에 의해 출력데이터(DATA)를 도입하기만 하면 되며, 스트로브신호에 기초하여 출력데이터가 메모리로부터 출력된 타이밍을 검출하는 등, 판독 대기를 위한 제어를 하거나 할 필요는 없다.
또, 상기 예에서는 Read데이터가 출력제어부(5)를 통해 출력되는 예를 나타냈으나, 판독회로(3)로부터 직접 출력되도록 하고, 출력제어부(5)는 주로 출력클럭(OUTCLK)만을 출력하도록 해도 된다.
[제 2 실시형태]
제 2 실시형태의 반도체기억장치로서, 칩 이네이블신호(/CE)가 "L"인 동안, 입력된 판독어드레스(ADD)를 초기값으로서 연속되는 판독어드레스의 기억데이터가 출력되는 반도체기억장치의 예를 설명한다.
이 반도체기억장치는, 도 4에 나타낸 바와 같이 제 1 실시형태의 반도체기억장치 구성과는 달리, 판독타이밍 제어부(2) 및 판독완료 판정부(4)대신, 판독타이밍 제어부(42) 및 판독완료 판정부(44)를 구비한다. 또 추가로 어드레스제어부(7)를 구비한다.
상기 판독타이밍 제어부(42)는 /CE와 CLK에 추가로, 판독완료 판정부(44)로부터의 Read완료신호가 입력되며, /CE가 "L"인 동안, 기억데이터의 판독이 완료할 때마다 Read트리거신호를 반복 출력하도록 구성된다.
판독완료 판정부(44)는 상기 Read트리거신호가 출력될 때마다 제 1 실시형태의 판독완료 판정부(4)와 마찬가지의 동작을 반복하지만, /CE가 "H"로 되면 그 동작을 정지하도록 구성된다.
또 어드레스제어부(7)는 어드레스 자동 인크리먼트(Increment) 기능을 가지며, 연속된 판독어드레스를 순차적으로 출력하도록 구성된다. 보다 상세하게는, 외부로부터 입력된 판독어드레스(ADD)를 초기값으로 하여, 판독완료 판정부(44)로부터 출력되는 Read완료신호가 "H"로 될 때마다, 인크리먼트된 판독어드레스(AIN, AIN＋1, AIN＋2, …)를 출력한다.
상기와 같이 구성된 반도체기억장치에서, 각 어드레스별 판독동작은 제 1 실시형태와 거의 마찬가지이지만, 이하와 같이 하여 복수의 어드레스에 걸친 판독이 순차적으로 이루어진다. 이하, 도 5에 기초하여 설명한다.
우선 어드레스제어부(7)는, /CE가 "H"에서 "L"로 천이 했을 때, CLK의 하강에 동기하여, 외부로부터 입력되는 판독어드레스(ADD)를 도입하며, 그대로 판독어드레스(AIN)로서 출력한다. 또 그 후, /CE가 "L"인 동안, 후술하는 바와 같이 Read완료신호가 "H"로 된 후 CLK이 하강할 때마다, 순차적으로 인크리먼트되는 판독어드레스(AIN, AIN＋1, …)를 출력한다.
또 판독타이밍 제어부(42)는, /CE가 "L" 및 Read완료신호가 "H"인 양쪽 조건이 만족된 후, CLK이 최초로 하강한 후의 상승(T51)부터 소정 기간동안 Read트리거신호를 "H"로 한다.
여기서 제 1 실시형태와 마찬가지로 메모리어레이(1)로부터의 판독동작이 이 루어지며, Read트리거신호가 "H"로 되고 나서 기간(TRAC＋TDLY)이 경과한 후에 Read완료신호가 "H"로 된다. 출력제어부(5)는, 그 후 최초의 CLK(4) 하강(T52)에서 출력데이터(DATA)로서 DATA(0)를 출력하며, 다시 다음 CLK(5)의 상승(T53)에 동기하여 1 클럭의 출력클럭(OUTCLK)을 출력한다.
또 상기(T52)에서 어드레스제어부(7)는, 상기와 같이 Read완료신호가 "H"로 된 후 CLK(4)이 하강했을 때, 판독어드레스를 AIN＋1로 인크리먼트한다.
한편, 상기 (T53)에서는, (T51)과 마찬가지로, /CE가 "L" 및 Read완료신호가 "H"인 양쪽 조건이 만족된 후에 CLK가 최초로 하강한 후의 상승이므로, 판독타이밍 제어부(42)는 다시 Read트리거신호를 소정의 기간 "H"로 한다. 여기서 판독어드레스(AIN＋1)의 기억데이터에 대하여, 다시 상기와 마찬가지로 판독동작이 이루어진다. 즉, 판독회로(3)는 판독시퀀스를 개시하며, 판독완료 판정부(44)는 상기 T51부터 기간(TRAC) 동안 Read타이밍신호를 "H"로 함과 더불어, 기간(TRAC＋TDLY) 동안 Read완료신호를 "L"로 한다. 이로써, (T54)에서 다음 출력데이터(DATA1)가 출력제어부(5)로부터 출력된다.
이하, 그 다음 판독동작이 마찬가지로 실행되나, 도 5의 예에서는 (T56)에서 /CE가 "H"로 됨으로써 실행중인 판독동작이 중단된다. 즉, 판독타이밍 제어부(42)는 Read트리거신호를 "L"로 되돌리며, 판독완료 판정부(44)는 Read타이밍신호를 "L", Read완료신호를 "H"로 되돌리고, 출력제어부(5)는 그 다음 출력데이터(DATA) 등의 출력을 정지하며, 출력제어부(5)는 그 다음 출력클럭(OUTCLK)의 출력을 억제한다.
상기와 같이 Read완료신호가 "H"로 될 때마다, 어드레스제어부(7)가 판독어드레스를 인크리먼트함과 더불어, Read트리거신호가 "H"로 되고 다음 판독동작이 행해짐으로써, 선두 어드레스를 입력하는 것만으로 연속판독동작 시키기가 가능해진다.
[제 3 실시형태]
제 3 실시형태의 반도체기억장치로서, 판독회로로부터 판독되는 데이터의 데이터 비트폭보다 DATA단자로부터 출력되는 데이터의 비트폭이 작은 반도체기억장치의 예를 설명한다. 이 반도체기억장치의 예에서는, 판독회로로부터 판독된 32 비트의 데이터가, 8 비트씩 4 회로 나뉘어 DATA단자로부터 출력된다.
이 반도체기억장치는, 도 6에 나타낸 바와 같이 제 2 실시형태의 반도체기억장치 구성과는 달리, 판독타이밍 제어부(42) 및 출력제어부(5) 대신 판독타이밍 제어부(62) 및 출력제어부(65)를 구비한다.
판독타이밍 제어부(62)는, 판독회로(3)로부터의 Read데이터 판독이 완료되고 Read완료신호가 "H"로 되며 또, 그 전에 판독된 데이터가 모두 출력제어부(65)로부터 출력되고 데이터출력 완료신호가 "H"로 된 후, CLK의 상승에 동기하여, 다음 데이터를 판독하기 위해 Read트리거신호를 "H"로 하도록 구성된다. 여기서 상기 데이터출력 완료신호는, 후술하는 바와 같이 CLK이 상승하기 전에 "L"로 돌아오지만, 예를 들어 데이터출력 완료신호가 "H"로 되었을 때 세팅되는 플립플롭회로(도시 생략)의 출력에 기초하여, Read트리거신호가 "H"로 되도록 구성된다.
출력제어부(65)는, 판독회로로부터 판독된 32 비트의 Read데이터를 일단 유 지하며, 8 비트씩 4 회로 나누어 DATA단자로부터 출력한다. 또 4 회의 출력이 완료했을 때, 데이터출력 완료신호를 출력하도록 구성된다. 이 출력제어부(65)는, 구체적으로, 예를 들어 도 7에 나타낸 바와 같이 판독데이터 래치(10), 출력비트 카운터(11), 출력비트 선택회로(12), 출력동기회로(13), OUTCLK생성부(14), 및 AND회로(15)로 구성된다.
상기 AND회로(15)는, 판독완료 판정부(44)로부터 출력되는 Read완료신호와, 출력비트 카운터(11)로부터 출력되는 데이터출력 완료신호가 모두 "H"로 되었을 때 "H"로 되는 래치/리셋신호를 출력하며, 판독회로(3)로부터 출력된 32 비트의 Read데이터를 판독데이터 래치(10)에 유지시킴과 더불어, 출력비트 카운터(11)를 리셋한다.
출력비트 카운터(11)는, CLK의 하강에 동기하여 계수값을 0∼4까지 계수하며, 계수값이 "0∼3"인 동안은 데이터출력 완료신호를 "L"로 하여, 판독데이터 래치(10)에 의해 유지된 Read데이터의 출력이 완료하지 않았음을 나타내는 한편, 계수값이 "4"로 되었을 때, 데이터출력 완료신호를 "H"로 하도록 구성된다. 여기서, 초기상태 및 /CE가 "H"로 된 경우의 동작에 대해서는 후술하기로 한다.
출력비트 선택회로(12)는, 판독데이터 래치(10)에 의해 유지된 32 비트의 Read데이터 중, 출력비트 카운터(11)로부터 출력되는 계수값에 따른 비트위치의 8 비트 데이터를 선택한다.
출력동기회로(13)는, 출력비트 선택회로(12)에 의해 선택된 8 비트 데이터를 CLK의 하강에서 유지하며, 출력데이터(DATA)로서 출력한다.
OUTCLK생성부(14)는, 데이터출력 완료신호가 "L"인 동안 및 데이터출력 완료신호가 "H"로 된 후, 판독데이터 래치(10)에 의해 유지된 Read데이터의 출력이 완료할 때까지 출력클럭(OUTCLK)을 출력한다.
상기와 같이 구성된 반도체기억장치의 동작을 도 8에 기초하여 설명한다.
어드레스 제어부(7)가, 순차적으로 인크리먼트되는 판독어드레스(AIN, AIN＋1, …)를 출력하는 점, 판독완료 판정부(44)가, Read트리거신호가 "H"로 되는 것에 응하여 Read타이밍신호와 Read완료신호를 출력하는 점, 및 판독회로(3)에 의한 기억데이터의 판독동작에 대해서는 제 2 실시형태와 마찬가지이다.
즉, 어드레스제어부(7)는, /CE가 "H"에서 "L"로 천이 했을 때, CLK의 하강에 동기하여, 외부로부터 입력되는 판독어드레스(ADD)를 도입하고 판독어드레스(AIN)로서 출력하며, 그 후, Read완료신호가 "H"로 된 다음에 CLK이 하강할 때마다, 순차적으로 인크리먼트되는 판독어드레스(AIN, AIN＋1, …)를 출력한다(T82, T86 등).
또 판독완료 판정부(44)는, 판독타이밍 제어부(62)로부터 출력되는 Read트리거신호에 따라, 제 2 실시형태와 마찬가지로 천이하는 Read타이밍신호 및 Read완료신호를 출력하며, 판독회로(3)는, 상기 Read트리거신호 및 Read타이밍신호에 따라 Read데이터(DATA0, DATA1, …)를 출력한다.
한편, 판독타이밍 제어부(62)는, /CE가 "L", Read완료신호가 "H"인 것과 더불어, Read트리거신호가 "H"로 된 후에 데이터출력 완료신호가 "H"로 되는 상태가 이전에 있었을 경우에, CLK 상승에 동기하여 Read트리거신호를 "H"로 한다(T81, T83, T87, T90). 구체적으로는, 예를 들어 (T87)에서 Read트리거신호가 "H"로 됨에 따른 Read데이터(DATA2)의 판독은 CLK(9) 부근에서 완료하며, Read완료신호가 "H"로 된다. 그런데, 다음 판독을 위한 Read트리거신호는, Read데이터(DATA1)의 출력이 완료되고 데이터출력 완료신호가 "H"로 된 후의 CLK(11) 상승(T90)에서 "H"로 된다.
다음으로, 주로 출력제어부(65)에 의한 Read데이터의 출력동작에 대하여 설명한다.
출력제어부(65)는, 초기상태에서 출력비트 카운터(11)에 "4"의 값이 세팅되며, 계수를 정지한 상태에서 "H"의 데이터출력 완료신호를 계속 출력한다. 여기서 AND회로(15)로부터 출력되는 래치/리셋신호는 Read완료신호와 마찬가지의 천이를 한다. 즉 (T81)에서 Read완료신호가 "L"로 되면 래치/리셋신호도 "L"로 되며, 기간(TRAC＋TDLY) 경과 후에 Read완료신호가 "H"로 되면 래치/리셋신호도 "H"로 된다.
상기 래치/리셋신호가 "H"로 되는 것에 응하여, 판독데이터 래치(10)는, 판독회로(3)로부터 출력되는 Read데이터(DATA0)를 유지한다. 또 출력비트 카운터(11)의 계수값은 "0"으로 리셋팅 된다(여기서 데이터출력 완료신호는 곧바로 "L"로 되며, AND회로(15)로부터 출력되는 래치/리셋신호도 "L"로 된다).
출력비트 카운터(11)의 상기 계수값이 "0"으로 리셋팅 되면, 출력비트 선택회로(12)는, 판독데이터 래치(10)에 의해 유지된 32 비트의 Read데이터(DATA0) 중, 상기 계수값 "0"에 대응한 비트위치의 8 비트 Read데이터(DATA0)[7:0]를 선택하여 출력한다.
그리고, 다음에 CLK이 하강하면(T82), 상기 선택된 Read데이터(DATA0)[7:0]가 출력동기회로(13)에 의해 유지되며, 출력데이터(DATA)로서 DATA출력단자로부터 출력된다. 또 상기와 같이 데이터출력 완료신호가 "L"로 됨으로써, 즉 판독데이터 래치(10)에 도입되고 아직 출력되어 있지 않은 Read데이터가 있을 경우에, OUTCLK생성부(14)로부터 출력클럭(OUTCLK)이 출력된다(T83). 그 후, 마찬가지로 CLK이 하강할 때마다 출력비트 카운터(11)가 계수되면서, 출력동기회로(13)로부터 Read데이터(DATA0)[15:8]∼[31:24]가 순차적으로 출력동기회로(13)에 의해 유지되고 출력되며(T84 등), OUTCLK생성부(14)로부터는 출력클럭(OUTCLK)이 출력된다.
그 후, (T86)에서 출력비트 카운터(11)에 입력되는 CLK이 하강하면, 약간의 시간차로 출력비트 카운터(11) 계수값이 "4"로 되며, 데이터출력 완료신호는 "H"로 된다. 이 때, 도 8의 예와 같이 Read완료신호가 "H"로 되어 있으면, AND회로(15)로부터 출력되는 래치/리셋신호도 "H"로 되며, 상기 (T82) 부근 타이밍의 경우와 마찬가지로, 판독데이터 래치(10)는 판독회로(3)로부터 출력되는 다음 Read데이터(DATA1)를 유지한다. 또 출력비트 카운터(11)의 계수값은 "0"으로 리셋팅 된다.
그리고 출력비트 카운터(11)의 계수값이 "4"로 되었을 때에 Read완료신호가 "H"로 되어있지 않을 경우, 래치/리셋신호는 "L"인 채이며, 출력비트 카운터(11)는 계수동작을 정지한다. 이 경우, Read완료신호가 "H"로 된 시점에서 상기와 마찬가지의 동작이 이루어진다.
또, /CE가 "H"로 되어 판독동작이 정지될 경우(T91)에는, 제 2 실시형태에서 설명한 바와 마찬가지로, 판독타이밍 제어부(62)는 Read트리거신호를 "L"로 되돌리며, 판독완료 판정부(44)는 Read타이밍신호를 "L", Read완료신호를 "H"로 되돌림과 더불어, 출력제어부(65)의 출력비트 카운터(11)에 "4"의 값이 세팅됨으로써, 데이터출력 완료신호가 "H"로 되고 계수동작이 정지되는 동시에, Read데이터나 출력클럭의 출력도 정지된다.
상기와 같이, 판독회로(3) 판독동작과 출력제어부(65) 출력동작의 어느 한쪽이 빠를 경우라도, Read완료신호와 데이터출력 완료신호의 양쪽에 기초하여 다음 판독동작이나 출력동작이 제어됨으로써, 즉 Read트리거신호가 "H"로 되는 타이밍이나, 판독데이터 래치(10)에 의한 Read데이터의 래치, 출력비트 카운터(11)의 리셋 등이 제어됨으로써, 확실하고 효율적인 판독이 용이해진다.
또, 상기의 예에서는 메모리어레이(1)로부터 32 비트의 Read데이터가 판독되고 8 비트 출력데이터(DATA)가 4 회 출력되는 예를 나타냈으나, 이에 한정되지 않으며, 여러 가지 비트 수를 조합하는 것도 용이해진다.
[제 3 실시형태의 변형예]
상기와 같은 출력제어부(65) 대신, 도 9에 나타낸 바와 같은 출력제어부(85)를 이용하도록 해도 된다. 도 9에서 플립플롭회로(16-0∼16-31)는 시프트레지스터를 구성하며, Read완료신호가 "H"로 되는 것에 응하여 32 비트의 Read데이터를 유지하고, CLK이 하강할 때마다 각 비트값을 순차적으로 시프트하면서 1 비트의 출력데이터(DATA)를 출력하도록 구성된다. 또 OUTCLK생성부(84)는, Read완료신호가 "H"로 될 때마다 출력클럭(OUTCLK)을 32 회 출력하도록 구성된다. 여기서, 출력완 료 타이밍에 따라, 제 3 실시형태에서 설명한 바와 마찬가지의 데이터완료신호가 출력되도록 해도 된다.
상기와 같은 구성은, 특히 1 비트의 출력데이터(DATA)를 출력시키는 것이 용이하나, 이에 한정되지 않으며, 예를 들어 8 비트×4 단의 시프트레지스터를 설치하여, 제 3 실시형태에서 설명한 바와 마찬가지로 8 비트의 출력데이터가 4 회 출력되도록 해도 된다.
또 플립플롭회로의 단 수를 더 많이 형성하여, 출력데이터의 출력이 완료하지 않아도 다음 Read데이터를 유지할 수 있도록 해도 된다.
[제 4 실시형태]
제 4 실시형태의 반도체기억장치로서, 상기 제 3 실시형태와는 반대로, 판독회로로부터 판독되는 데이터의 데이터 비트폭보다 DATA단자로부터 출력되는 데이터 비트폭이 큰 반도체기억장치의 예를 설명한다. 이 반도체기억장치의 예에서는, 판독회로로부터 8 비트씩 2 회로 나누어 판독된 데이터가, 종합되어 16 비트 데이터로서 DATA단자로부터 출력된다.
이 반도체기억장치는, 도 10에 나타낸 바와 같이 제 2 실시형태의 반도체기억장치 구성과는 달리, 출력제어부(5) 대신 출력제어부(105)를 구비한다.
출력제어부(105)는, 판독회로로부터 판독된 2 개의 8 비트 Read데이터를 일단 유지하고, 종합하여 16 비트 출력데이터(DATA)로서 DATA단자로부터 출력하도록 구성된다. 이 출력제어부(105)는 구체적으로, 예를 들어 도 11에 나타낸 바와 같이 래치선택회로(20)와, 판독데이터 래치 L(21), 판독데이터 래치 H(22), Read완료 카운터(23), OUTCLK생성부(24), 및 AND회로(25)로 구성된다.
상기 래치선택회로(20)는, 판독회로(3)로부터 출력된 Read데이터를 어느 데이터 래치로 도입하는가를 선택한다.
판독데이터 래치 L(21) 및 판독데이터 래치 H(22)는 각각 DATA단자의 하위비트 또는 상위비트에 접속된다.
Read완료 카운터(23)는, Read완료신호가 "H"로 되는 횟수를 계수한다.
OUTCLK생성부(24)는, 입력클럭과 Read완료 카운터(23)의 출력으로부터 출력클럭(OUTCLK)을 생성한다. 보다 상세하게는, Read완료 카운터(23)의 출력이 소정값(본 제 4 실시형태에서는 2)에 달했을 때, 출력클럭(OUTCLK)을 1 회 출력함과 더불어, Read완료 카운터(23)로 리셋신호를 출력한다.
AND회로(25)는, Read완료신호가 "H"일 때, CLK을 출력한다.
상기와 같이 구성된 반도체기억장치의 동작을 도 12에 기초하여 설명한다.
어드레스제어부(7)가, 순차적으로 인크리먼트되는 판독어드레스(AIN, AIN＋1, …)를 출력하는 점, 판독타이밍 제어부(42)가 CLK의 상승에 동기하여 Read트리거신호를 "H"로 하는 점, 판독완료 판정부(44)가, Read트리거신호가 "H"로 되는 것에 응하여 Read타이밍신호와 Read완료신호를 출력하는 점, 및 판독회로(3)에 의한 기억데이터의 판독동작에 대해서는 제 2 실시형태와 마찬가지이다.
이하, 주로 출력제어부(105)에 의한 Read데이터의 출력동작에 대해 설명한다.
출력제어부(105)의 Read완료 카운터(23)는, 초기상태에서 리셋팅 되며, 판 독어드레스(AIN)의 Read데이터가 판독되고 Read완료신호가 상승하면 계수하며, 계수값 "1"을 출력한다(T121). 여기서 다음 CLK의 하강에서, 판독회로(3)로부터 출력된 Read데이터가 판독데이터 래치 L(21)에 래칭된다(T122). 즉, 이 시점에서 DATA단자는 상위가 무효데이터, 하위가 DATA00으로, 아직 모든 비트의 데이터가 모이고 있지 않는 상태이다.
그 후, 다음 어드레스(AIN＋1)의 Read데이터가 판독되고 Read완료신호가 재차 "H"로 되면, Read완료 카운터(23)는 다시 계수하며, 계수값 "2"를 출력한다(T125). 그리고 다음 CLK의 하강에서, 판독회로(3)로부터 출력된 Read데이터가 판독데이터 래치 H(22)에 래칭된다(T126). 이 시점에서 DATA단자는 상위가 DATA01, 하위가 DATA00으로, 모든 비트의 데이터가 모인 상태가 된다.
한편 OUTCLK생성부(24)에서는, Read완료 카운터(23)의 계수값이 소정수(여기서는 "2")와 일치하는지의 여부가 판정되며, Read완료 카운터(23) 계수값과 소정수는 일치하므로, OUTCLK이 다음 CLK의 상승에서 "H"로 되며, 다음 CLK의 하강에서 "L"로 된다. 또, 이때 동시에 Read완료 카운터(23)가 리셋팅 된다.
이하, /CE가 "H"로 될 때까지 마찬가지의 동작이 반복된다.
상기와 같이 판독회로(3)의 Read데이터 비트폭보다 DATA단자의 출력데이터 비트폭이 클 경우에, 유효 출력데이터가 DATA단자로 출력되고 있는 상태에서 출력클럭(OUTCLK)이 출력되도록 할 수 있다. 이로써 판독회로(3)의 감지증폭기 수를 늘리거나 하는 일없이, 출력데이터 비트폭을 크게 하는 것이 용이해진다.
또, Read데이터나 출력데이터는 상기와 같은 8 비트 및 16 비트에 한정되지 않으며, 여러 가지 비트폭을 용이하게 조합시킬 수 있다.
[제 5 실시형태]
제 5 실시형태의 반도체기억장치로서, Read타이밍신호 및 Read완료신호의 천이 타이밍이 자동적으로 제어되는 반도체기억장치의 예를 설명한다. 구체적으로는, 예를 들어 실제로 판독되는 더미 데이터에 기초하여 제어된다.
이 반도체기억장치는, 도 13에 나타낸 바와 같이, 제 3 실시형태의 반도체기억장치 구성과는 달리, 판독회로(3) 및 판독완료 판정부(44) 대신 판독회로(113) 및 판독완료 판정부(114)를 구비한다.
판독회로(113)는, 예를 들어 32 비트 Read데이터 외에, 값이 이미 알려진 더미 데이터를 출력하도록 구성된다.
판독완료 판정부(114)는, 상기 더미 데이터에 기초하여, 실제로 기억데이터 판독에 요하는 시간을 검출하며, Read타이밍신호와 Read완료신호를 제어하도록 구성된다.
이와 같이 구성된 반도체기억장치의 동작은, 예를 들어 도 14에 나타낸 바와 같이, Read타이밍신호가 "H"로 되는 기간(TRAC) 및 Read완료신호가 "L"로 되는 기간(TRAC＋TDLY)이 동적으로 변화할 수 있는 점을 제외하고, 제 3 실시형태에서 설명한 것과 마찬가지이다. 즉 제 3 실시형태에서 설명한 것과 마찬가지로, 판독완료 판정부(114)가 출력하는 Read완료신호에 의해 출력제어부(65)가 제어되며, 출력제어부(65)가 출력하는 데이터출력 완료신호에 의해 판독타이밍 제어부(62)가 제어됨으로써, 임계시점(Critical timing)의 제어, 즉 예를 들어 제조시의 조건변동이 나 사용시의 조건변동 등에 대응한 가장 빠른 타이밍에서의 데이터출력 등이 용이하게 행해지므로, 확실하게 또 효율적인 판독이 용이해진다.
그리고 상기와 같이 기억데이터의 판독에 요하는 시간을 직접 검출하는 것에 한정되지 않으며, 온도나 전원전압 등의 간접적인 검출에 기초하여, 마찬가지의 타이밍제어를 행하도록 해도 된다.
또 상기와 같이 더미 데이터에 의해 출력제어부(65) 등을 제어하는 구성은, 판독회로(3)가 읽어내는 데이터의 비트폭과, DATA단자로부터 출력되는 데이터의 비트폭이 다른 경우에 한정되지 않으며, 제 2 실시형태와 같이 이들 비트폭이 동등한 경우에 적용해도 된다.
[제 6 실시형태]
제 3 실시형태의 출력제어부(65) 대신, 도 15에 나타낸 바와 같이 출력비트 선택회로(32)를 구비한 출력제어부(165)를 이용하여, 최초로 출력할 비트의 위치를 변경할 수 있도록 해도 된다. 상기 출력비트 선택회로(32)는, ADD단자로부터의 입력어드레스가 입력되도록 구성된다. 또 입력어드레스의 하위비트(예를 들어 하위 2 비트)가 출력비트 카운터(11)의 초기값으로 프리셋 되도록 구성된다. 즉 도 16에 나타낸 바와 같이, (T141)의 타이밍으로 도입되는 어드레스가, 판독어드레스인 AIN에 하프워드(Half word)만큼 추가된 어드레스인 AIN＋1/2로 되어있다 하면, 최초로 출력될 데이터는, 판독데이터의 선두 비트가 아니라, 도중 비트로부터 출력된다. 보다 구체적으로는, (T142)의 타이밍으로 판독데이터 래치에 의해 래칭된 DATA0 중, DATA0[23:16]으로부터 출력이 개시된다.
이 경우, 데이터가 2 회 출력된 (T144)의 타이밍으로 데이터출력 완료신호가 "H"로 되지만, Read완료신호는 "L"이므로, 곧바로 데이터의 래칭은 행해지지 않으며, 데이터출력 완료신호는 "H"인 채이다. 따라서 다음 CLK의 상승(T145)에서 OUTCLK은 "H"로 되지 않는다.
그 후 Read완료신호가 "H"로 되면, 다음 Read데이터가 판독데이터 래치(10)에 의해 래칭되며, 데이터출력 완료신호가 "L"로 된 다음의 CLK 상승(T148)부터 다시 OUTCLK이 출력된다.
상기와 같이 하프워드 경계부터 판독이 개시되는 경우 등에도, 호스트장치에서 무효데이터 판독이나, 동일데이터의 2중 판독이 발생하지 않도록, OUTCLK출력이 제어(정지)된다.
[제 7 실시형태]
상기 각 실시형태에서 설명한 바와 같은 반도체기억장치의 기억데이터를 읽어내는 호스트장치의 예를 설명한다. 여기서 반도체기억장치는, 이와 같은 호스트장치와 일체형으로 집적회로에 탑재되어도 되며, 별개의 집적회로로서 형성되어도 된다.
도 17은 상기 각 실시형태에서 설명한 바와 같은 반도체기억장치인 메모리(161)와, 호스트장치(160)를 포함한 시스템의 주요부 구성을 나타낸 블록도이다.
호스트장치(160)는, CPU(164)와, 이 CPU(164)가 메모리(161)에 저장된 데이터를 읽어내기 위한 신호를 제어하는 메모리데이터 판독제어부(162)와, 메모리(161)로부터 출력되는 DATA와 OUTCLK에 기초하여, CPU(164)가 데이터를 읽어낼 수 있도록 제어하는 메모리데이터 도입제어부(163)를 구비한다. 여기서 메모리(161)의 DATA출력 폭은 8 비트, CPU(164)의 데이터버스 폭은 16 비트인 것으로서 설명한다.
상기 제어부(163)는 구체적으로, 예를 들어 도 18에 나타낸 바와 같이, OUTCLK을 계수하는 OUTCLK 카운터(171)와, OUTCLK의 상승에서 DATA를 래칭하는 메모리데이터 래치(172), OUTCLK의 상승에서 메모리데이터 래치(172)의 출력데이터를 래칭하는 메모리데이터 래치(173), 및 OUTCLK 카운터(171)의 값을 기대값(예를 들어 2)과 비교하여, 일치한 경우에 ACK신호를 "H로 하는 비교기(174)로 구성된다. 상기 ACK신호는 핸드셰이킹(Handshaking) 액세스를 가능하게 하기 위한 것이다.
상기와 같이 구성된 시스템의 동작을 도 19에 기초하여 설명한다.
우선 CPU(164)는, 메모리(161)의 데이터를 읽어내기 위해, 메모리데이터 판독제어부(162)에 의해, 메모리(161)에 액세스하기 위한 /CE(Chip Enable), CLK(Access Clock), 및 ADD(Read Address)신호를 생성하며, 메모리(161)로 입력한다. 이때 제어부(163)의 OUTCLK 카운터(171)는, /CE의 하강에서 "0"으로 리셋팅 된다.
메모리(161)는, 각 실시형태에서 설명한 바와 같은 동작에 의해, (T180)의 타이밍으로 선두 데이터(DATA0)를 출력하며, (T181)의 타이밍으로 OUTCLK을 "H"로 한다.
여기서, 메모리(161)로부터 출력된 DATA가 OUTCLK의 상승에서 메모리데이터 도입제어부(163) 내의 메모리데이터 래치(172)에 의해 래칭된다. 이때 OUTCLK 카 운터(171)는 계수값을 "1"로 계수한다. 비교기(174)는 상기 계수값과 기대값을 비교하지만, 일치하지 않으므로, ACK신호는 "L"인 채이다.
이어서, 메모리(161)로부터 다음 DATA가 출력되며, (T182)의 타이밍으로 출력된 OUTCLK의 상승에서, 메모리데이터 래치(172)의 데이터가 메모리데이터 래치(173)로 도입되며, 메모리로부터 출력된 DATA1이 메모리데이터 래치(172)로 도입된다.
이때 OUTCLK 카운터(171)의 계수값은 "2"로 계수된다. 이 경우, 비교기(174)에서는 상기 계수값과 기대값이 일치하므로, ACK신호는 "H"로 된다. 그리고 CPU(164)는, ACK신호가 "H"로 된 다음의 CLK 상승타이밍(T183)으로 CPUDATA를 도입한다.
판독이 완료하면, 메모리데이터 판독제어부(162)는 /CE를 "H"로 하며, 메모리에의 액세스를 종료한다.
상기와 같이, CPU의 데이터버스 폭과 메모리의 출력데이터 폭이 다를 경우라도, CPU에서 특별히 제어하는 일이 없으며, 정확하게 원하는 메모리데이터를 판독시키기가 용이해진다. 그리고 반드시 비트폭을 변환하지 않아도 되며, 그 경우라도 정확한 판독이 가능하다는 효과를 용이하게 얻을 수 있다.
또 예를 들어 도 19와 같이 CPU와 메모리 사이의 신호지연이 클 때, 레이턴시＝4의 CLK(4) 상승으로 데이터를 판독하고자 할 경우, 데이터 지연 때문에 크게 잘못 판독할 가능성이 큰데 반해, 상기와 같이 OUTCLK의 상승으로 데이터를 도입하는 구성으로 함으로써, 안정된 데이터 판독이 용이해진다.
따라서 신호지연을 방지하기 위해 구동능력을 크게 하거나, 배선길이를 극단적으로 짧게 하거나 하는 대책이 불필요해지며, 자유도가 높은 시스템을 용이하게 구축할 수 있다.
여기서, 상기 제 1∼제 6 실시형태에서 반도체기억장치는 어드레스단자와 데이터단자가 별개의 단자인 경우에 대해 설명했으나, 어드레스와 데이터를 동일 단자로부터 직렬로 입출력시키는 경우 등에 있어서도 마찬가지로 본 발명은 적용 가능하다. 이와 같이 어드레스, 데이터를 직렬입력 하거나, 데이터를 직렬출력 하거나, 또 단자의 공용화를 도모하거나 하는 등의 구성으로 하면, 특히 높은 클럭주파수로 동작시킬 경우 등에, 적은 단자 수로 데이터 처리능력(Throughput)을 향상시키는 커다란 효과를 얻는 것도 용이해진다.
또, 상기 각 실시형태나 변형예에서 설명한 구성은 논리적으로 가능함 범위에서 여러 가지 조합해도 된다. 구체적으로는, 예를 들어 제 1 실시형태와 같이 1 개의 어드레스 데이터를 읽어내는 경우라도, 제 3∼제 6 실시형태와 같이 비트폭의 변환 등이 행해지도록 해도 되며, 각 실시형태의 기능을 부여하여, 전환 이용할 수 있도록 하거나 해도 된다.
또한, 상기와 같은 구성이 적용되는 장치는 특별히 한정되지 않으며, 예를 들어 각종 시스템의 코드저장용 메모리나, 데이터저장용 메모리로서 유용하다. 또 예를 들어 신호지연을 무시하는 것 등도 용이하므로, 대규모 시스템 LSI(SOC:System on chip)나, 시스템 LSI와 메모리와의 SiP(System on package)에 탑재하는 메모리로도 적합하다. 또한 단자 수가 적은 직렬 액세스에 적합하므로, 각종 메모리카드나 USB메모리 등에도 응용할 수 있다.
본 발명에 관한 반도체기억장치는, 가장 빠른 타이밍으로 데이터를 용이하게 읽어낼 수 있으며, 또 잘못 판독 등을 용이하게 방지할 수 있는 등의 효과를 갖는다. 또 본 발명은, 예를 들어 클럭동기형 반도체기억장치와, 이를 탑재한 집적회로, 및 이를 이용한 시스템(반도체장치)이나, 기억데이터 판독장치 등으로서 유용하다.

Claims (23)

  1. 메모리어레이의 기억데이터를 읽어내는 어드레스가 입력되는 어드레스단자와,
    입력클럭이 입력되는 클럭입력단자와,
    상기 어드레스에 따라 메모리어레이로부터 판독된 데이터를 출력하는 데이터 출력단자와,
    상기 입력클럭에 동기한 출력클럭을 출력하는 클럭출력단자를 구비하며,
    상기 클럭출력단자는,
    제 1 전압 및 제 2 전압 중 한쪽을 항상 출력함과 더불어,
    상기 데이터 출력단자로부터 유효 데이터가 출력되는 경우에만, 출력전압을 제 1 전압에서 제 2 전압으로 천이 시키거나, 또는 한쪽 전압에서 다른 쪽 전압으로 천이 시키는 것을 특징으로 하는 반도체기억장치.
  2. 청구항 1에 있어서,
    상기 클럭출력단자에서의 상기 출력전압 천이가, 상기 메모리어레이로부터의 데이터 판독 개시 후 완료할 때까지의 시간에 의존하며, 상기 판독이 개시된 후의 입력클럭 수에 의존하지 않는 타이밍으로 실행되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  3. 청구항 2에 있어서,
    상기 메모리어레이로부터의 데이터 판독이 개시된 후 완료할 때까지의 시간이 미리 설정되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  4. 청구항 2에 있어서,
    상기 메모리어레이로부터의 데이터 판독이 개시된 후 완료할 때까지의 시간이, 환경상태에 기초하여 검출되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  5. 청구항 2에 있어서,
    상기 메모리어레이로부터의 데이터 판독이 개시된 후 완료할 때까지의 시간이, 더미 데이터의 판독동작에 기초하여 검출되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  6. 청구항 1에 있어서,
    상기 어드레스단자와 데이터 출력단자가 공용되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  7. 청구항 1에 있어서,
    상기 데이터 출력단자는, 입력된 어드레스를 초기값으로 하는 연속 어드레스 에 대하여 판독된 데이터를 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  8. 청구항 7에 있어서,
    상기 데이터 출력단자는, 상기 메모리어레이로부터 판독된 1 개의 데이터를 복수 회로 나누어 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  9. 청구항 7에 있어서,
    상기 데이터 출력단자는, 상기 메모리어레이로부터 판독된 복수의 데이터를 동시에 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  10. 데이터를 기억하는 복수의 메모리 셀이 배열된 메모리어레이와,
    입력클럭에 동기하여 판독개시신호를 생성하는 판독타이밍 제어부와,
    감지증폭기를 가지며, 상기 판독개시신호에 따라 메모리 셀로부터 데이터를 읽어내는 판독회로와,
    데이터 판독이 완료되었는지의 여부를 판정하는 판독완료 판정부와,
    상기 판독회로로부터의 판독데이터, 및 그 판독데이터에 대응함과 더불어, 상기 입력클럭에 동기한 출력클럭을 출력하는 출력제어부를 구비하며,
    상기 출력제어부는, 상기 판독완료 판정부에서 판독 완료로 판정된 후 상기 판독데이터와 출력클럭을 출력하는 것을 특징으로 하는 반도체기억장치.
  11. 청구항 10에 있어서,
    상기 판독완료 판정부는, 상기 메모리어레이로부터의 데이터 판독 개시 후 완료할 때까지의 시간이, 미리 설정된 시간에 달했는지 여부에 따라, 상기 판정을 하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  12. 청구항 10에 있어서,
    상기 판독완료 판정부는, 상기 메모리어레이로부터의 데이터 판독이 개시된 후 완료할 때까지의 시간이, 환경상태에 기초하여 설정된 시간에 달했는지 여부에 따라, 상기 판정을 하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  13. 청구항 10에 있어서,
    상기 판독완료 판정부는, 더미 데이터의 판독동작에 기초하여, 상기 판정을 하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  14. 청구항 10에 있어서,
    입력된 어드레스를 초기값으로 하는 연속 어드레스에 대하여, 상기 메모리 셀로부터 데이터가 판독되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  15. 청구항 14에 있어서,
    상기 메모리어레이로부터 판독된 1 개의 데이터를 복수 회로 나누어 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  16. 청구항 14에 있어서,
    상기 메모리어레이로부터 판독된 복수의 데이터를 동시에 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  17. 외부로부터 입력되는 어드레스에 따라 메모리어레이로부터 판독된 데이터를 출력하는 데이터 출력단자와,
    외부로부터 입력되는 입력클럭에 동기한 출력클럭을 출력하는 클럭출력단자를 구비하며,
    상기 클럭출력단자는,
    상기 메모리어레이로부터의 데이터 판독이 개시된 후 완료할 때까지의 시간에 의존하는, 상기 판독이 개시된 후의 입력클럭 수에 의존하지 않는 타이밍으로,
    상기 데이터 출력단자로부터 유효 데이터가 출력되는 경우에만, 출력전압을 제 1 전압에서 제 2 전압으로 천이 시키거나, 또는 한쪽 전압에서 다른 쪽 전압으로 천이 시키는 것을 특징으로 하는 반도체기억장치.
  18. 청구항 1의 반도체기억장치로부터 출력되는 데이터와 출력클럭에 기초하여, 상기 반도체기억장치에 기억된 데이터를 판독하도록 구성되는 것을 특징으로 하는 기억데이터 판독장치.
  19. 청구항 18에 있어서,
    반도체기억장치로부터 읽어낸 소정 수의 데이터를 종합하여 동시에 데이터 처리부로 출력하도록 구성되는 것을 특징으로 하는 기억데이터 판독장치.
  20. 청구항 1의 반도체기억장치와, 청구항 18의 기억데이터 판독장치를 구비하는 것을 특징으로 하는 반도체장치.
  21. 청구항 10의 반도체기억장치로부터 출력되는 데이터와 출력클럭에 기초하여, 상기 반도체기억장치에 기억된 데이터를 읽어내도록 구성되는 것을 특징으로 하는 기억데이터 판독장치.
  22. 청구항 21에 있어서,
    반도체기억장치로부터 읽어낸 소정 수의 데이터를 종합하여 동시에 데이터 처리부로 출력하도록 구성되는 것을 특징으로 하는 기억데이터 판독장치.
  23. 청구항 10의 반도체기억장치와, 청구항 21의 기억데이터 판독장치를 구비하는 것을 특징으로 하는 반도체장치.
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