JP2000215673A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ワード線を１または複数ビット単位に分割し
てローカルワード線とし、分割したブロック毎にセンス
アンプを設け、センス終了信号に基づいてブロック毎に
ローカルワード線を非活性化することで、ローカルワー
ド線の活性化時間を短縮し、これによりビット線プリチ
ャージに要する消費電力を低減する。 【解決手段】 １または複数のメモリセル列単位で分割
されたカラム構成ユニット１００−０〜１００−ｚに、
ローカルワード線ＷＬｒを駆動するローカルワード線ド
ライバ（ＬＷＤ）１０３と、センス終了機能を備えたセ
ンスアンプ１０８と設ける。ローカルワード線ドライバ
（ＬＷＤ）１０３は、グローバルワード線ドライバ１０
１が活性化したグローバルワード線ＷＬｇに対応するロ
ーカルワード線ＷＬｒを活性化し、センスアンプ１０８
からセンス終了信号ＦＰＤが供給された時点でローカル
ワード線ＷＬｒを非活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
係り、詳しくは、ワード線を１または複数ビット単位に
分割してローカルワード線とし、分割したブロック毎に
センスアンプを設け、センスアンプで生成させるセンス
終了信号に基づいてそのブロックのローカルワード線を
非活性化することで、消費電力の低減を図るようにした
半導体記憶装置に関するものである。

【０００２】

【従来の技術】同期式メモリ回路において、クロック信
号が立ち下がる前にワード線を立ち下げるとともに、セ
ンスアンプの動作を停止させることによって、消費電力
の低減を図る技術は広く知られている。

【０００３】例えば、特開平８−７５７３号公報には、
動作電流が小さな半導体記憶装置とそのデータの読出お
よび書込方法が記載されている。この半導体記憶装置は
次のように構成されている。ラッチ型センスアンプの相
補出力が確定したことに応じて出力確定検出信号を出力
するＮＡＮＤゲートを設ける。出力確定検出信号に基づ
いてスリーステートバッファを活性化させるとともに、
選択状態にあったワード線を非選択状態にする。これに
より、スリーステートバッファにおいて電源ラインから
接地ラインに貫通電流が流れるのを防止できる。また、
ワード線が選択状態になったことに応じてメモリセルに
流れるカラム電流を最小限にできる。

【０００４】図８は従来の同期式メモリの回路ブロック
構成図である。図８は（ｎ＋１）カラム［（ｉ＋１）＊
（ｎ＋１）］ワード×（ｚ＋１）ビット構成の同期式メ
モリを示している。なお、ｚは奇数である。この従来の
同期式メモリは、メモリブロック５００ａと、ダミーブ
ロック（ダミーセル列ブロック）５００ｂと、ワード線
ドライバ５０１とから構成されている。メモリブロック
５００ａは、カラム構成ユニット（ＣＵ）５００ｃを
（ｚ＋１）個分備えている。

【０００５】カラム構成ユニット（ＣＵ）５００ｃは、
メモリセルアレイ１０２と、プリチャージ部１０４と、
カラムセレクタ部１０５と、センスアンプ（ＳＡ）１０
６と、ライトバッファ１０７とから構成されている。メ
モリセルアレイ１０２は、複数のメモリセルＭＳを（ｉ
＋１）行，（ｎ＋１）列に配列してなる。Ｄ［０］，Ｄ
Ｂ［０］は第１列のビット線対を、Ｄ［ｎ］，ＤＢ
［ｎ］は第（ｎ＋１）列のビット線対を示している。

【０００６】メモリセルＭＳは、データを記憶するデー
タ記憶回路と、データ記憶回路の相補入出力点と相補の
ビット線対との間に介設された２つの伝達ゲート回路等
を備える。メモリセルＭＳは、ワード線ＷＬ［０：ｉ］
が活性化（Ｈレベルに駆動）されると各伝達ゲート回路
等が導通状態となる。これにより、読み出し時には記憶
データに対応した電位をビット線対に供給する。また、
書き込み時にはビット線対に供給される相補書き込みデ
ータに基づいてそのデータをデータ記憶回路に記憶す
る。

【０００７】プリチャージ部（ＰＣ）１０４は、クロッ
ク信号ＣＬＫの例えばＬレベルの期間に、各ビット線対
Ｄ［０］，ＤＢ［０］〜Ｄ［ｎ］，ＤＢ［ｎ］を所定の
電位レベルに充電するとともに、各ビット線対Ｄ
［０］，ＤＢ［０］〜Ｄ［ｎ］，ＤＢ［ｎ］間の電位が
同一となるようイコライズ（電位の均等化）を行なう。

【０００８】カラムセレクタ部（ＣＳ）１０５は、図示
を省略したカラムセレクタ信号に基づいて１つのビット
線対Ｄ［０］，ＤＢ［０］〜Ｄ［ｎ］，ＤＢ［ｎ］を選
択し、選択したビット線対Ｄ［０］，ＤＢ［０］〜Ｄ
［ｎ］，ＤＢ［ｎ］をセンスアンプ（ＳＡ）１０６なら
びにライトバッファ（ＷＢ）１０７に接続する。なお、
カラムセレクタ部（ＣＳ）１０５は、クロック信号ＣＬ
Ｋに同期して歩進するカウンタ回路等を備え、このカウ
ンタ回路等のカウント値に基づいて１つのビット線対Ｄ
［０］，ＤＢ［０］〜Ｄ［ｎ］，ＤＢ［ｎ］を選択指定
する構成としてもよい。この場合にはカラムセレクタ信
号を外部から供給する必要がない。

【０００９】センスアンプ（ＳＡ）１０６は、図示しな
い読み出し／書き込みモード指定情報に基づいて読み出
し動作が要求されている際には、クロック信号ＣＬＫに
同期して読み出し動作を行なう。センスアンプ（ＳＡ）
１０６は、ビット線対の電位差を差動増幅し、増幅出力
に基づいてメモリセルＭＳの記憶データを判定し、判定
した論理レベルの信号（読み出しデータ出力）ＤＯＵＴ
［０］〜ＤＯＵＴ［ｚ］を出力する。

【００１０】ライトバッファ（ＷＢ）１０７は、図示し
ない読み出し／書き込みモード指定情報に基づいて読み
出し動作が要求されている際には、書き込みデータ入力
ＤＩＮ［０］〜ＤＩＮ［ｚ］に基づいてビット線対を相
補的に駆動する。ビット線対の駆動は、クロック信号Ｃ
ＬＫに同期してなされる。

【００１１】ダミーブロック（ダミーセル列ブロック）
５００ｂは、ダミーセルアレイ５０８と、ダミープリチ
ャージ部（ダミーＰＣ）５０９と、ダミーコラムセレク
タ部（ダミーＣＳ）５１０と、ダミーセンスアンプ（ダ
ミーＳＡ）５１１とからなる。ダミーセルアレイ５０８
は、複数のダミーセルＤＳを（ｉ＋１）行，１列に配列
してなる。

【００１２】ダミーセルＤＳの構成はメモリセルＭＳと
同じである。ダミープリチャージ部（ダミーＰＣ）５０
９は、クロック信号ＣＬＫの例えばＬレベルの期間に、
ダミーセル列のビット線対をＨレベルに充電するととも
に、ダミーセル列のビット線対間の電位が同一となるよ
うイコライズ（電位の均等化）を行なう。ダミーコラム
セレクタ部（ダミーＣＳ）５１０は、図示しない読み出
し／書き込みモード指定情報に基づいて読み出し動作が
要求されている際に、ダミーセル列のビット線対をダミ
ーセンスアンプ（ダミーＳＡ）５１１に接続する。

【００１３】ダミーセンスアンプ（ダミーＳＡ）５１１
は、図示しない読み出し／書き込みモード指定情報に基
づいて読み出し動作が要求されている際には、クロック
信号ＣＬＫに同期して（クロック信号ＣＬＫの立ち上が
りに同期して）読み出し動作を行なう。ダミーセンスア
ンプ（ダミーＳＡ）５１１は、ダミーセル列のビット線
対の電位差を差動増幅し、増幅出力に基づいてダミーセ
ルＤＳの記憶データを判定する。ダミーセンスアンプ
（ダミーＳＡ）５１１は、ダミーセルＤＳからのデータ
読み出しが確定した時点で、例えばＨレベルのセンス終
了信号ＦＰＤを出力する。ダミーセンスアンプ（ダミー
ＳＡ）５１１は、クロック信号ＣＬＫがＬレベルに立ち
下がった時点で、センス終了信号ＦＰＤの出力を停止す
る。センス終了信号ＦＰＤはワード線ドライバ５０１に
供給される。

【００１４】ワード線ドライバ５０１は、アドレスデコ
ード出力信号Ａ［０：ｉ］に基づいて指定される１本の
ワード線ＷＬ［０：ｉ］をクロック信号ＣＬＫの例えば
立ち上がりに同期して活性化し（Ｈレベルに駆動し）、
ダミーセンスアンプ（ダミーＳＡ）５１１からセンス終
了信号ＦＰＤが供給されると活性化したワード線ＷＬ
［０：ｉ］を非活性化する（プルダウンする）。

【００１５】図８に示す同期式メモリは、ワード線ドラ
イバ５０１によって駆動されるワード線ＷＬ［０：ｉ］
に、全てのメモリセルＭＳならびにダミーセルＤＳが直
接接続される構成である。そして、ワード線ドライバ５
０１から最も離れた場所にダミーブロック（ダミーセル
列ブロック）５００ｂが設けられている。ダミーセンス
アンプ（ダミーＳＡ）５１１はセンス終了信号ＦＰＤを
出力するよう構成されている。センス終了信号ＦＰＤは
ワード線ドライバ５０１に供給される。そして、ワード
線ドライバ５０１は、センス終了信号ＦＰＤが供給され
ると活性化したワード線ＷＬ［０：ｉ］を非活性化する
（プルダウンする）。

【００１６】ダミーブロック（ダミーセル列ブロック）
５００ｂは、ワード線ドライバ５０１から最も離れた場
所に設けられているので、メモリブロック５００ａ内の
センスアンプ（ＳＡ）１０６によってメモリセルＭＳの
記憶データがセンスされた以降に、ダミーセンスアンプ
（ダミーＳＡ）５１１からセンス終了信号ＦＰＤが出力
されることになる。このセンス終了信号ＦＰＤをワード
線ドライバ５０１へ供給することで、クロック信号ＣＬ
Ｋが立ち下がる前にワード線ＷＬ［０］〜ＷＬ［ｉ］を
立ち下げることができる。すなわち、メモリブロック５
００ａ内のメモリセルＭＳに対するセンスが終了した直
後に、活性化したワード線ＷＬ［０］〜ＷＬ［ｉ］を立
ち下げることができる。

【００１７】ワード線が活性化されている状態では、メ
モリセルＭＳの記憶データに応じてビット線対の電荷が
放電される。ビット線対の電荷放電量はワード線が活性
化されている時間が長くなるにつれて大きくなる。放電
量が大きいほど、プリチャージによって充電する電荷量
が大きくなり、消費電力が増加する。図８に示した同期
式メモリは、メモリブロック５００ａ内のメモリセルＭ
Ｓに対するセンスが終了した直後に、センス終了信号Ｆ
ＰＤに基づいて活性化したワード線ＷＬ［０］〜ＷＬ
［ｉ］を立ち下げる構成であるから、ワード線の活性化
時間を短縮し、これによって、プリチャージに要する消
費電力を低減できる。

【００１８】しかしながら、図８に示す同期式メモリ
は、各ワード線ＷＬ［０：ｉ］で（ｚ＋１）個のカラム
構成ユニット（ＣＵ）５００ｃならびにダミーブロック
５００ｂを駆動する構成であるため、ワード線ドライバ
５０１からダミーブロック５００ｂまでの物理的な長さ
が大となり、センス終了信号ＦＰＤが得られるまでの遅
延時間が大となる。言い換えれば、ワード線ドライバ５
０１に最も近いカラム構成ユニット（ＣＵ）からのデー
タ読み出しは高速に行なえるが、ワード線ドライバ５０
１に最も遠いカラム構成ユニット（ＣＵ）からのデータ
読み出しは遅くなるため、動作速度がカラム構成ユニッ
ト（ＣＵ）５００ｃの個数に比例して遅くなる。

【００１９】図９は従来の他の同期式メモリの回路ブロ
ック構成図である。図９に示す同期式メモリは、図８に
示した同期式メモリと同じカラムおよびワード構成にお
いて、２つのメモリブロック６００ａ，６００ｂに分割
するとともに、２分割ワード線を適用することで、動作
速度の向上を図ったものである。図９に示す同期式メモ
リは、２つのメモリブロック６００ａ，６００ｂと、ダ
ミーブロック６００ｃと、グローバルワード線ドライバ
（ＧＷＤ）６０１と、２つのローカルワード線ドライバ
６０２ａ，６０２ｂとからなる。

【００２０】グローバルワード線ドライバ（ＧＷＤ）６
０１の一方側に第１のローカルワード線ドライバ６０２
ａと第１のメモリブロック６００ａが配置され、グロー
バルワード線ドライバ（ＧＷＤ）６０１の他方側に第２
のローカルワード線ドライバ６０２ｂと第２のメモリブ
ロック６００ｂが配置されている。分割されたメモリブ
ロック６００ａ，６００ｂは、ローカルワード線ＷＬｒ
［０：ｉ］をそれぞれ備えている。また、分割されたメ
モリブロック６００ａ，６００ｂの少なくともいずれか
一方の外側に、ダミーブロック６００ｃが配置されてい
る。図９では、第２のメモリブロック６００ｂの外側に
ダミーブロック６００ｃを配置した例を示している。

【００２１】グローバルワード線ドライバ（ＧＷＤ）６
０１は、アドレスデコード出力信号Ａ［０：ｉ］に基づ
いて指定される１本のグローバルワード線ＷＬｇ［０：
ｉ］をクロック信号ＣＬＫの例えばＨレベルの期間に同
期して活性化する（Ｈレベルに駆動する）。

【００２２】ローカルワード線ドライバ６０２ａ，６０
２ｂは、複数（ｉ＋１個）の２入力ＡＮＤゲートＧ０〜
ＧｉとインバータＩとからなる。このローカルワード線
ドライバ６０２ａ，６０２ｂは、ダミーセンスアンプ
（ダミーＳＡ）５１１から供給されるセンス終了信号Ｆ
ＰＤがＬレベルの場合には、活性化された（Ｈレベルに
駆動された）グローバルワード線ＷＬｇ［０：ｉ］に対
応するローカルワード線ＷＬｒ［０：ｉ］を活性化し
（Ｈレベルに駆動し）、センス終了信号ＦＰＤがＨレベ
ルの場合には、ローカルワード線ＷＬｒ［０：ｉ］を非
活性化する（プルダウンする）。

【００２３】各メモリブロック６００ａ，６００ｂは、
［（ｚ＋１）／２］個のカラム構成ユニット（ＣＵ）５
００ｃをそれぞれ備えている。カラム構成ユニット（Ｃ
Ｕ）５００ｃの構成は図８に示したものと同じである。
ダミーブロック６００ｃの構成は図８に示したダミーブ
ロック５００ｂと同じである。

【００２４】図１０は図９に示した同期式メモリの読み
出し動作を示すタイミングチャートである。図１０
（ａ）はクロック信号ＣＬＫの論理レベルを、図１０
（ｂ）はｉ番目のグローバルワード線ＷＬｇ［ｉ］の論
理レベルを、図１０（ｃ）はｉ番目のローカルワード線
ＷＬｒ［ｉ］の論理レベルを、図１０（ｄ）はセンス終
了信号ＦＰＤの論理レベルを示している。図１０（ｅ）
はビット線対Ｄ，ＤＢの電位を示している。図１０
（ｆ）はローカルワード線ドライバ６０２ａから最も近
いカラム構成ユニット（ＣＵ）５００ｃの読み出しデー
タ出力ＤＯＵＴ［０］の論理レベルを、図１０（ｇ）は
他のカラム構成ユニット（ＣＵ）５００ｃの読み出しデ
ータ出力ＤＯＵＴ［１］〜ＤＯＵＴ［ｚ］の論理レベル
を示している。なお、図１０では、読み出し時にｉ番目
のグローバルワード線ＷＬｇ［ｉ］、ならびに、ビット
線対Ｄ［０］，ＤＢ［０］が選択された場合を示してい
る。

【００２５】図１０（ａ）に示すクロック信号ＣＬＫが
ＬレベルからＨレベルに遷移した後、図１０（ｂ）に示
すように、アドレスデコード出力信号Ａ［０：ｉ］によ
り選択されたグローバルワード線ＷＬｇ［ｉ］がＨレベ
ルになる。グローバルワード線ＷＬｇ［ｉ］がＬレベル
からＨレベルになると、ローカルワード線ドライバ６０
２ａ，６０２ｂ内の２入力ＡＮＤゲートＧｉの出力であ
るローカルワード線ＷＬｒ［ｉ］が、図１０（ｃ）に示
すように、ＬレベルからＨレベルに変わる。その後、図
１０（ｅ）に示すように、選択されたメモリセルのデー
タに応じてビット線対Ｄ［０：ｎ］，ＤＢ［０：ｎ］に
電位差が生じる。選択ビット線対Ｄ［０］，ＤＢ［０］
が一定の電位差になると、図１０（ｆ），（ｇ）に示す
ように、各センスアンプ（ＳＡ）１０６から読み出しデ
ータ出力ＤＯＵＴ［０：ｚ］の信号が出力される。

【００２６】このとき、第１のローカルワード線ドライ
バ６０２ａから最も近いカラム構成ユニット（ＣＵ）５
００ｃの読み出しデータ出力ＤＯＵＴ［０］、ならび
に、第２のローカルワード線ドライバ６０２ｂから最も
近いカラム構成ユニット（ＣＵ）５００ｃの読み出しデ
ータ出力ＤＯＵＴ［（ｚ＋１）／２］が得られるまでの
アクセス時間ｔａｃｃ［０］，ｔａｃｃ［（ｚ＋１）／
２］は小さい。逆に、第１のローカルワード線ドライバ
６０２ａから最も遠いカラム構成ユニット（ＣＵ）５０
０ｃの読み出しデータ出力ＤＯＵＴ［（（ｚ＋１）／
２）＋１］の読み出しデータ出力ＤＯＵＴ［（（ｚ＋
１）／２）＋１］、ならびに、第２のローカルワード線
ドライバ６０２ｂから最も遠いカラム構成ユニット（Ｃ
Ｕ）５００ｃの読み出しデータ出力ＤＯＵＴ［ｚ］が得
られるまでのアクセス時間ｔａｃｃ［（（ｚ＋１）／
２）＋１］，ｔａｃｃ［ｚ］は大きくなる。なお、アク
セス時間ｔａｃｃは、図１０（ｆ），（ｇ）に示すよう
に、クロック信号ＣＬＫの立ち上がり時点から読み出し
データ出力ＤＯＵＴが得られるまでの時間である。

【００２７】ダミーブロック６００ｃは、メモリブロッ
ク６００ｂの外側に配置されているので、ダミーブロッ
ク６００ｃ内のダミーセンスアンプ（ＳＡ）５１１から
Ｈレベルのセンス終了信号ＦＰＤが出力されるタイミン
グは、各ローカルワード線ドライバ６０２ａ，６０２ｂ
から最も遠い各カラム構成ユニット（ＣＵ）５００ｃの
読み出しデータ出力ＤＯＵＴ［（（ｚ＋１）／２）＋
１］，ＤＯＵＴ［ｚ］が出力された直後となる。

【００２８】図１０（ｄ）に示すように、Ｈレベルのセ
ンス終了信号ＦＰＤが出力されると、図９に示した各ロ
ーカルワード線ドライバ６０２ａ，６０２ｂを構成する
各２入力ＡＮＤゲートＧ０〜Ｇｉの一方の入力端子に
は、Ｈレベルのセンス終了信号ＦＰＤをインバータＩで
反転させたＬレベルの反転センス終了信号が供給され
る。したがって、それまでローカルワード線ＷＬｒ
［ｉ］をＨレベルに駆動していた第ｉ番目の２入力ＡＮ
ＤゲートＧｉの出力は、図１０（ｃ）に示すように、Ｌ
レベルにプルダウンされる。

【００２９】

【発明が解決しようとする課題】センス終了信号ＦＰＤ
は全ビットのセンス終了を待ってＨレベルとなるため、
各ローカルワード線ドライバ６０２ａ，６０２ｂに最も
近いカラム構成ユニット（ＣＵ）５００ｃでは、ビット
線対Ｄ，ＤＢの電荷がメモリセルＭＳの記憶データに基
づいて放電される期間が最も長くなり、図１０（ｅ）に
示すように、各ビット線対Ｄ，ＤＢの電位差Ｖｐｃは増
大する。一方、各ローカルワード線ドライバ６０２ａ，
６０２ｂから最も遠いカラム構成ユニット（ＣＵ）５０
０ｃでは、ビット線対Ｄ，ＤＢの電荷がメモリセルＭＳ
の記憶データに基づいて放電される期間が短くてすむの
で、各ビット線対Ｄ，ＤＢの電位差Ｖｐｃはそれほど大
きくならなくてすむ。このため、各ローカルワード線ド
ライバ６０２ａ，６０２ｂに近い側のカラム構成ユニッ
ト（ＣＵ）ほど、ビット線対Ｄ，ＤＢをプリチャージす
るための消費電力が大きくなる。

【００３０】このように、従来の同期式メモリでは、メ
モリブロックの大きさ（メモリセル列の個数）に応じて
ワード線を活性化している期間が長くなる。このため、
アクセス時間の短いメモリセル列ではビット線対の電位
差が多くなり、ビット線対をプリチャージするための電
力が増加する。

【００３１】

【発明の目的】この発明はこのような課題を解決するた
めなされたもので、ワード線の活性化時間を短縮するこ
とによってビット線対の電位差を低減し、ビット線プリ
チャージに要する消費電力を低減するようにした半導体
記憶装置を提供することを目的とする。

【００３２】

【課題を解決するための手段】前記課題を解決するため
この発明に係る半導体記憶装置は、１または複数のメモ
リセル列単位で分割したカラム構成ユニット毎に、前記
カラム構成ユニット毎に分割されたローカルワード線を
駆動するローカルワード線ドライバと、センス終了機能
を備えたセンスアンプとをそれぞれ設けるとともに、前
記ローカルワード線ドライバは前記センスアンプから供
給されるセンス終了信号に基づいて前記ローカルワード
線を非活性化する構成としたことを特徴とする。

【００３３】この発明に係る半導体記憶装置は、カラム
構成ユニット毎にローカルワード線ドライバとセンスア
ンプとを備えているので、カラム構成ユニット毎にセン
ス終了時点でローカルワード線を非活性化することがで
きる。

【００３４】これにより、ローカルワード線の活性化期
間を各カラム構成ユニット毎に決定することができる。
したがって、ローカルワード線の活性化期間を短縮で
き、ビット線対の電位差が過大になることを防止でき
る。よって、ビット線対をプリチャージするための消費
電力を低減でき、低消費電力の半導体記憶装置を提供す
ることができる。

【００３５】なお、ローカルワード線ドライバは、論理
積回路を介してローカルワード線を駆動するとともに、
論理積回路の入力をセンス終了信号に基づいて制御する
ことでローカルワード線を非活性化する構成としてもよ
い。論理積回路としては、例えば２入力ＡＮＤゲート等
を用いることができる。

【００３６】２入力ＡＮＤゲート等の論理積回路を用い
ることで、ローカルワード線ドライバを簡易回路構成で
容易に実現できる。

【００３７】また、ローカルワード線ドライバは、ロー
カルワード線を高レベルに駆動するトランジスタと、ロ
ーカルワード線を低レベルに駆動するトランジスタとで
構成してもよい。

【００３８】このような構成とすることで、ローカルワ
ード線ドライバを構成するトランジスタ素子数が低減す
ることができ、半導体記憶装置のチップ面積を縮小でき
る。

【００３９】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００４０】図１はこの発明に係る半導体記憶装置の第
１実施形態に係る同期式メモリの回路ブロック構成図で
ある。図１は、（ｎ＋１）カラム［（ｉ＋１）＊（ｎ＋
１）］ワード×（ｚ＋１）ビット構成の同期式メモリを
示している。なお、ｚは奇数である。図１に示す同期式
メモリは、メモリブロック１００と、グローバルワード
線ドライバ１０１とからなる。メモリブロック１００
は、（ｚ＋１）個のカラム構成ユニット（ＣＵ）１００
−０〜１００−ｚを備える。

【００４１】カラム構成ユニット（ＣＵ）１００−０〜
１００−ｚは、メモリセルアレイ１０２と、ローカルワ
ード線ドライバ（ＬＷＤ）１０３と、プリチャージ部
（ＰＣ）１０４と、カラムセレクタ部（ＣＳ）１０５
と、ライトバッファ（ＷＢ）１０７と、センスアンプ
（ＳＡ）１０８とからなる。

【００４２】メモリセルアレイ１０２は、複数のメモリ
セルＭＳを（ｉ＋１）行，（ｎ＋１）列に配列してな
る。Ｄ［０］，ＤＢ［０］は第１列のビット線対を、Ｄ
［ｎ］，ＤＢ［ｎ］は第（ｎ＋１）列のビット線対を示
している。

【００４３】メモリセルＭＳは、データを記憶するデー
タ記憶回路と、データ記憶回路の相補入出力点と相補の
ビット線対との間に介設された２つの伝達ゲート回路等
を備える。メモリセルＭＳは、ローカルワード線ＷＬｒ
［０］〜ＷＬｒ［ｉ］が活性化（Ｈレベルに駆動）され
ると各伝達ゲート回路等が導通状態となる。これによ
り、読み出し時には記憶データに対応した電位をビット
線対に供給する。また、書き込み時にはビット線対に供
給される相補書き込みデータに基づいてそのデータをデ
ータ記憶回路に記憶する。

【００４４】プリチャージ部（ＰＣ）１０４は、クロッ
ク信号ＣＬＫの例えばＬレベルの期間に、各ビット線対
Ｄ［０］，ＤＢ［０］〜Ｄ［ｎ］，ＤＢ［ｎ］を所定の
電位レベルに充電するとともに、各ビット線対Ｄ
［０］，ＤＢ［０］〜Ｄ［ｎ］，ＤＢ［ｎ］間の電位が
同一となるようイコライズ（電位の均等化）を行なう。

【００４５】カラムセレクタ部（ＣＳ）１０５は、図示
を省略したカラムセレクタ信号に基づいて１つのビット
線対Ｄ［０］，ＤＢ［０］〜Ｄ［ｎ］，ＤＢ［ｎ］を選
択し、選択したビット線対Ｄ［０］，ＤＢ［０］〜Ｄ
［ｎ］，ＤＢ［ｎ］をセンスアンプ（ＳＡ）１０８なら
びにライトバッファ（ＷＢ）１０７に接続する。なお、
カラムセレクタ部（ＣＳ）１０５は、クロック信号ＣＬ
Ｋに同期して歩進するカウンタ回路等を備え、このカウ
ンタ回路等のカウント値に基づいて１つのビット線対Ｄ
［０］，ＤＢ［０］〜Ｄ［ｎ］，ＤＢ［ｎ］を選択指定
する構成としてもよい。この場合にはカラムセレクタ信
号を外部から供給する必要がない。

【００４６】センスアンプ（ＳＡ）１０８は、図示しな
い読み出し／書き込みモード指定情報に基づいて読み出
し動作が要求されている際には、クロック信号ＣＬＫに
同期して読み出し動作を行なう。センスアンプ（ＳＡ）
１０８は、ビット線対の電位差を差動増幅し、増幅出力
に基づいてメモリセルＭＳの記憶データを判定し、判定
した論理レベルの信号（読み出しデータ出力）ＤＯＵＴ
［０］〜ＤＯＵＴ［ｚ］を出力する。

【００４７】このセンスアンプ（ＳＡ）１０８は、差動
増幅出力に基づいてメモリセルＭＳの記憶データを判定
した時点（メモリセルのセンスが終了した時点）で、Ｈ
レベルのセンス終了信号ＦＰＤ［０］〜ＦＰＤ［ｚ］を
生成し出力する。センス終了信号ＦＰＤ［０］〜ＦＰＤ
［ｚ］は、同一のカラム構成ユニット（ＣＵ）１００−
０〜１００−ｚ内のローカルワード線ドライバ１０３へ
供給される。センスアンプ（ＳＡ）１０８は、Ｈレベル
のセンス終了信号ＦＰＤ［０］〜ＦＰＤ［ｚ］を出力し
た場合には、クロック信号ＣＬＫがＨレベルからＬレベ
ルへ立ち下った時点でＨレベルのセンス終了信号ＦＰＤ
［０］〜ＦＰＤ［ｚ］の出力を停止する（センス終了信
号はＬレベルとなる）。

【００４８】ライトバッファ（ＷＢ）１０７は、図示し
ない読み出し／書き込みモード指定情報に基づいて読み
出し動作が要求されている際には、書き込みデータ入力
ＤＩＮ［０］〜ＤＩＮ［ｚ］に基づいてビット線対を相
補的に駆動する。ビット線対の駆動は、クロック信号Ｃ
ＬＫに同期してなされる。

【００４９】グローバルワード線ドライバ（ＧＷＤ）６
０１は、アドレスデコード出力信号Ａ［０：ｉ］に基づ
いて指定される１本のグローバルワード線ＷＬｇ［０］
〜ＷＬｇ［ｉ］をクロック信号ＣＬＫの例えばＨレベル
の期間に同期して活性化する（Ｈレベルに駆動する）。
各グローバルワード線ＷＬｇ［０］〜ＷＬｇ［ｉ］は、
各カラム構成ユニット（ＣＵ）１００−０〜１００−ｚ
内のローカルワード線ドライバ１０３へそれぞれ供給さ
れる。

【００５０】ローカルワード線ドライバ１０３は、グロ
ーバルワード線ＷＬｇ［０］〜ＷＬｇ［ｉ］の線数と同
数（ｉ＋１個）の２入力ＡＮＤゲートＧ０〜Ｇｉと、イ
ンバータＩとを備える。各２入力ＡＮＤゲートＧ０〜Ｇ
ｉの一方の入力端子はグローバルワード線ＷＬｇ［０］
〜ＷＬｇ［ｉ］に接続される。Ｈレベルのセンス終了信
号ＦＰＤ［０］〜ＦＰＤ［ｚ］はインバータＩによって
反転され、この反転センス終了信号が各２入力ＡＮＤゲ
ートＧ０〜Ｇｉの他方の入力端子へそれぞれ供給され
る。各入力ＡＮＤゲートＧ０〜Ｇｉの出力端子は、各ロ
ーカルワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］にそれぞれ
接続される。

【００５１】このローカルワード線ドライバ１０３は、
グローバルワード線ドライバ１０１によっていずれか１
つのグローバルワード線ＷＬｇ［０］〜ＷＬｇ［ｉ］が
活性化（Ｈレベルに駆動）されると、２入力アンドゲー
トＧ０〜Ｇｉを介して活性化されたグローバルワード線
ＷＬｇ［０］〜ＷＬｇ［ｉ］に対応するローカルワード
線ＷＬｒ［０］〜ＷＬｒ［ｉ］を活性化（Ｈレベルに駆
動）する。そして、ローカルワード線ドライバ１０３
は、Ｈレベルのセンス終了信号ＦＰＤ［０］〜ＦＰＤ
［ｚ］が供給された時点で、ローカルワード線ＷＬｒ
［０］〜ＷＬｒ［ｉ］を非活性化する（Ｌレベルに駆動
する）。

【００５２】図２は図１に示した同期式メモリの読み出
し動作を示すタイミングチャートである。図２（ａ）は
クロック信号ＣＬＫの論理レベルを、図２（ｂ）はｉ番
目のグローバルワード線ＷＬｇ［ｉ］の論理レベルを、
図２（ｃ）はｉ番目のローカルワード線ＷＬｒ［ｉ］の
論理レベルを、図２（ｄ）はグローバルワード線ドライ
バ１０１に最も近い位置に配置されたカラム構成ユニッ
ト（ＣＵ）１００−０内のセンスアンプ１０８から出力
されるセンス終了信号ＦＰＤ［０］の論理レベルを示し
ている。図２（ｅ）はビット線対Ｄ，ＤＢの電位を示し
ている。

【００５３】図２（ｆ）はグローバルワード線ドライバ
１０１に最も近い位置に配置されたカラム構成ユニット
（ＣＵ）１００−０の読み出しデータ出力ＤＯＵＴ
［０］の論理レベルを、図２（ｇ）は他のカラム構成ユ
ニット（ＣＵ）１００−１〜１００−ｚの読み出しデー
タ出力ＤＯＵＴ［１］〜ＤＯＵＴ［ｚ］の論理レベルを
示している。なお、図２では、読み出し時にｉ番目のグ
ローバルワード線ＷＬｇ［ｉ］、ならびに、ビット線対
Ｄ［０］，ＤＢ［０］が選択された場合を示している。
また、図２ではグローバルワード線ドライバ１０１に最
も近い位置に配置されたカラム構成ユニット（ＣＵ）１
００−０の読み出し動作に注目したタイミングチャート
を示しているが、他のカラム構成ユニット（ＣＵ）１０
０−１〜１００−ｚからの読み出し動作も同様である。

【００５４】図２（ａ）に示すクロック信号ＣＬＫがＬ
レベルからＨレベルに遷移した後、図２（ｂ）に示すよ
うに、グローバルワード線ドライバ１０１によって、ア
ドレスデコード出力信号Ａ［０：ｉ］により選択された
グローバルワード線ＷＬｇ［ｉ］がＨレベルに駆動され
る。グローバルワード線ＷＬｇ［ｉ］がＬレベルからＨ
レベルになると、ローカルワード線ドライバ１０３内の
２入力ＡＮＤゲートＧｉの出力であるローカルワード線
ＷＬｒ［ｉ］が、図２（ｃ）に示すように、Ｌレベルか
らＨレベルに変わる。

【００５５】ローカルワード線ＷＬｒ［ｉ］がＨレベル
に活性化され、また、カラムセレクタ部１０５によって
ビット線対Ｄ［０］，ＤＢ［０］が選択されると、ロー
カルワード線ＷＬｒ［ｉ］とビット線対Ｄ［０］，ＤＢ
［０］とによって１つのメモリセルＭＳが選択される。
これにより、図２（ｅ）に示すように、選択されたメモ
リセルＭＳの記憶データに応じてビット線対Ｄ［０］，
ＤＢ［０］に電位差が生じる。選択ビット線対Ｄ
［０］，ＤＢ［０］が一定の電位差になると、図２
（ｆ）に示すように、センスアンプ（ＳＡ）１０８から
読み出しデータ出力ＤＯＵＴ［０］が出力されるととも
に、図２（ｄ）に示すように、Ｈレベルのセンス終了信
号ＦＰＤ［０］が出力される。

【００５６】Ｈレベルのセンス終了信号ＦＰＤ［０］
は、ローカルワード線ドライバ１０３内のインバータＩ
で反転され、反転されたセンス終了信号ＦＰＤ［０］が
各２入力ＡＮＤゲートＧ０〜Ｇｉの他方の入力端子に供
給されるので、それまでＨレベルの出力を発生していた
２入力ＡＮＤゲートＧｉの出力はＬレベルとなる。これ
により、図２（ｃ）に示すように、ローカルワード線Ｗ
Ｌｒ［ｉ］は非活性化される（Ｌレベルにプルダウンさ
れる）。

【００５７】ローカルワード線ＷＬｒ［ｉ］が非活性化
されると（Ｌレベルにプルダウンされると）、それまで
選択状態にあったメモリセルＭＳは非選択状態（メモリ
セル内のデータ記憶回路の相補出力端子とビット線対Ｄ
［０］，ＤＢ［０］との接続が遮断された状態）とな
り、図２（ｅ）に示すように、ビット線対Ｄ［０］，Ｄ
Ｂ［０］の電荷の放電が停止する。

【００５８】クロック信号ＣＬＫが立ち上がった時点か
ら各センスアンプ１０８によって記憶データの読み出し
信号Ｄ［０］〜Ｄ［ｚ］が出力されるまでのアクセス時
間ｔａｃｃ［０］〜ｔａｃｃ［ｚ］は、出力ビット毎
（カラム構成ユニット毎）に異なることが知られてい
る。一般に、グローバルワード線ドライバ１０１から遠
い位置にある出力ビット（カラム構成ユニット）ほど、
アクセス時間ｔａｃｃが大きくなる。また、同一のカラ
ム構成ユニット内であっても、ローカルワード線ドライ
バ１０３から遠い位置にあるメモリセル列が選択される
ほど、アクセス時間ｔａｃｃは大きくなる。

【００５９】図２（ｂ）〜（ｆ）は、グローバルワード
線ドライバ１０１に最も近いカラム構成ユニット（Ｃ
Ｕ）１００−０の動作波形、言い換えれば、０ビット目
のデータの読み出し動作波形を示している。このため、
図２（ｆ）に示す０ビット目（カラム構成ユニット１０
０−０）の読み出し信号Ｄ［０］は、図２（ｇ）に示す
他のビット（他のカラム構成ユニット１００−１〜１０
０−ｚ）の読み出し信号Ｄ［１］〜Ｄ［ｚ］よりも早く
出力される。

【００６０】図８ならびに図９に示した従来の同期式メ
モリでは、最も長いアクセス時間ｔａｃｃが経過した後
にワード線を非活性化する構成をとっている。このた
め、アクセス時間が短くてすむカラム構成ユニットで
は、ビット線対の電位差が記憶データのセンスに必要な
電位差を越えても、ビット線対の電荷が放電されること
になる。このため、必要以上に放電された電荷をプリチ
ャージするための消費電力が増加する。

【００６１】図１に示した同期式メモリは、各カラム構
成ユニット（ＣＵ）１００−０〜１００ｚ毎に、センス
終了検出機能を備えたセンスアンプ１０８を備え、読み
出し対象となるメモリセルＭＳの記憶データ（読み出し
データ）のセンスが終了した時点で各カラム構成ユニッ
ト（ＣＵ）１００−０〜１００ｚ毎に分割されたローカ
ルワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］を非活性化する
ので、読み出しデータＤ［０］〜Ｄ［ｚ］を出力した直
後にローカルワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］を非
活性化することができる。これによって、ローカルワー
ド線ＷＬｒ［０］〜ＷＬｒ［ｉ］の活性化時間ｔｏｎを
短くできる。すなわち、各カラム構成ユニット（ＣＵ）
１００−０〜１００ｚ毎にローカルワード線ＷＬｒ
［０］〜ＷＬｒ［ｉ］の活性化時間ｔｏｎを短縮するこ
とができる。

【００６２】図２（ａ）に示したクロック信号ＣＬＫが
Ｌレベルになると、グローバルワード線ドライバ１０１
は、図２（ｂ）に示すように、グローバルワード線ＷＬ
ｇ［ｉ］を非活性化（Ｌレベルに駆動）する。図２
（ｅ）に示すように、クロック信号ＣＬＫがＬベルとな
るプリチャージ期間Ｔｐｃに、プリチャージ部（ＰＣ）
１０４によってビット線対Ｄ［０］，ＤＢ［０］〜Ｄ
［ｎ］，ＤＢ［ｎ］のプリチャージがなされ、ビット線
対電位差Ｖｐｃはイコライズ（均等化）されるととも
に、ビット線対は所定のプリチャージ電位Ｖｂｐｃまで
充電される（プルアップされる）。

【００６３】図１に示した同期式メモリは、各カラム構
成ユニット（ＣＵ）１００−０〜１００ｚ毎にローカル
ワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］の活性化時間ｔｏ
ｎを短縮しているので、図２（ｅ）に示したように、ビ
ット線対電位差Ｖｐｃが必要以上に大きくなることがな
い（ビット線対の電荷が必要以上に放電されることがな
い）。したがって、プリチャージに要する電荷量は小さ
くなり、プリチャージに要する消費電力を低減できる。

【００６４】図３はセンス終了機能を備えたセンスアン
プの一具体例を示す回路構成図である。このセンスアン
プ１０８は、ビット線対Ｄ，ＤＢの電位差をそれぞれ差
動増幅する２組の前段差動増幅回路８１，８２と、各前
段差動増幅回路８１，８２の各増幅出力ＤＤ，ＤＤＢを
差動増幅する後段差動増幅回路８３と、各前段差動増幅
回路８１，８２の電源スイッチとして動作するｎチャネ
ル電界効果トランジスタ（以下、ｎチャネルトランジス
タと記す）８４と、後段差動増幅回路８３の電源スイッ
チとして動作するｎチャネル電界効果トランジスタ（以
下、ｎチャネルトランジスタと記す）８５と、ＮＡＮＤ
機能回路部８６とからなる。

【００６５】第１の前段差動増幅回路８１は、カレント
ミラー構成のアクティブ負荷を構成する１対のｐチャネ
ルトランジスタＰ１１，Ｐ１２と、差動増幅動作を行な
う１対のｎチャネルトランジスタＮ１１，Ｎ１２と、ク
ロック信号ＣＬＫがＬレベルの時に各ｎチャネルトラン
ジスタＮ１１，Ｎ１２の各ドレイン間を短絡させるｐチ
ャネルトランジスタＰ１３とを備える。

【００６６】一方のビット線Ｄの電位は一方のｎチャネ
ルトランジスタＮ１１のゲートに供給される。他方のビ
ット線ＤＢの電位は他方のｎチャネルトランジスタＮ１
２のゲートに供給される。一方のｎチャネルトランジス
タＮ１１のドレインは一方のｐチャネルトランジスタＰ
１１のドレインに接続されるとともに、一方のｎチャネ
ルトランジスタＮ１１のドレイン側から第１の差動増幅
出力ＤＤが取り出される。他方のｎチャネルトランジス
タＮ１２のドレインは他方のｐチャネルトランジスタＰ
１２のドレインに接続される。各ｎチャネルトランジス
タＮ１１，Ｎ１２のソースは相互接続されるとともに、
電源スイッチとして動作するｎチャネルトランジスタ８
４のドレインに接続される。各ｐチャネルトランジスタ
Ｐ１１，Ｐ１２のソースはそれぞれ正電源Ｖ＋に接続さ
れる。各ｐチャネルトランジスタＰ１１，Ｐ１２のゲー
トは相互接続されるとともに、他方のｐチャネルトラン
ジスタＰ１２のドレインに接続される。

【００６７】第２の前段差動増幅回路８２は、カレント
ミラー構成のアクティブ負荷を構成する１対のｐチャネ
ルトランジスタＰ２１，Ｐ２２と、差動増幅動作を行な
う１対のｎチャネルトランジスタＮ２１，Ｎ２２と、ク
ロック信号ＣＬＫがＬレベルの時に各ｎチャネルトラン
ジスタＮ２１，Ｎ２２の各ドレイン間を短絡させるｐチ
ャネルトランジスタＰ２３とを備える。

【００６８】一方のビット線Ｄの電位は一方のｎチャネ
ルトランジスタＮ２１のゲートに供給される。他方のビ
ット線ＤＢの電位は他方のｎチャネルトランジスタＮ２
２のゲートに供給される。一方のｎチャネルトランジス
タＮ２１のドレインは一方のｐチャネルトランジスタＰ
２１のドレインに接続される。他方のｎチャネルトラン
ジスタＮ２２のドレインは他方のｐチャネルトランジス
タＰ２２のドレインに接続されるとともに、他方のｎチ
ャネルトランジスタＮ２２のドレイン側から第２の差動
増幅出力ＤＤＢが取り出される。各ｎチャネルトランジ
スタＮ２１，Ｎ２２のソースは相互接続されるととも
に、電源スイッチとして動作するｎチャネルトランジス
タ８４のドレインに接続される。各ｐチャネルトランジ
スタＰ２１，Ｐ２２のソースはそれぞれ正電源Ｖ＋に接
続される。各ｐチャネルトランジスタＰ２１，Ｐ２２の
ゲートは相互接続されるとともに、一方のｐチャネルト
ランジスタＰ２１のドレインに接続される。

【００６９】クロック信号ＣＬＫがＬレベルの場合、電
源スイッチとして動作するｎチャネルトランジスタ８４
はオフ状態であり、各前段差動増幅回路８１，８２に対
する電源供給が遮断されるため各前段差動増幅回路８
１，８２は動作停止状態となる。クロック信号ＣＬＫが
Ｈレベルの場合、ｎチャネルトランジスタ８４はオン状
態となり、各前段差動増幅回路８１，８２に電源が供給
される。また、クロック信号ＣＬＫのＨレベルによって
ｐチャネルトランジスタＰ１３，Ｐ２３がオフ状態とな
る。これにより、各前段差動増幅回路８１，８２は動作
状態となって、第１の前段増幅回路８１から第１の差動
増幅出力ＤＤが出力され、第２の前段増幅回路８２から
第２の差動増幅出力ＤＤＢが出力される。ここで、各差
動増幅出力ＤＤ，ＤＤＢは相補の関係となっている。

【００７０】後段差動増幅回路８３は、カレントミラー
構成のアクティブ負荷を構成する１対のｐチャネルトラ
ンジスタＰ３１，Ｐ３２と、差動増幅動作を行なう１対
のｎチャネルトランジスタＮ３１，Ｎ３２とを備える。

【００７１】第１の差動増幅出力は一方のｎチャネルト
ランジスタＮ３１のゲートに供給される。第２の差動増
幅出力は他方のｎチャネルトランジスタＮ３２のゲート
に供給される。一方のｎチャネルトランジスタＮ３１の
ドレインは一方のｐチャネルトランジスタＰ３１のドレ
インに接続される。他方のｎチャネルトランジスタＮ３
２のドレインは他方のｐチャネルトランジスタＰ３２の
ドレインに接続されるとともに、他方のｎチャネルトラ
ンジスタＮ３２のドレイン側から読み出しデータ出力Ｄ
ＯＵＴが取り出される。各ｎチャネルトランジスタＮ３
１，Ｎ３２のソースは相互接続されるとともに、電源ス
イッチとして動作するｎチャネルトランジスタ８５のド
レインに接続される。各ｐチャネルトランジスタＰ３
１，Ｐ３２のソースはそれぞれ正電源Ｖ＋に接続され
る。各ｐチャネルトランジスタＰ３１，Ｐ３２のゲート
は相互接続されるとともに、一方のｐチャネルトランジ
スタＰ３１のドレインに接続される。

【００７２】クロック信号ＣＬＫがＬレベルの場合、電
源スイッチとして動作するｎチャネルトランジスタ８５
はオフ状態であり、後段差動増幅回路８３に対する電源
供給が遮断されるため後段差動増幅回路８３は動作停止
状態となる。クロック信号ＣＬＫがＨレベルの場合、ｎ
チャネルトランジスタ８５はオン状態となり、後段差動
増幅回路８３に電源が供給され、後段差動増幅回路８３
は動作状態となる。動作状態となった後段差動増幅回路
８３は、各前段差動増幅回路８１，８２の各出力ＤＤ，
ＤＤＢを差動増幅して読み出しデータ出力ＤＯＵＴを出
力する。

【００７３】ＮＡＮＤ機能回路部８６は、クロック信号
ＣＬＫがＬレベルの時に第１の差動増幅出力ＤＤの出力
ラインをプルアップするｐチャネルトランジスタＰ６１
と、クロック信号ＣＬＫがＬレベルの時に第２の差動増
幅出力ＤＤＢの出力ラインをプルアップするｐチャネル
トランジスタＰ６２と、第１の差動増幅出力ＤＤの論理
レベルを反転する第１のインバータＩ６１と、第２の差
動増幅出力ＤＤＢの論理レベルを反転する第２のインバ
ータＩ６２と、第１および第２のインバータＩ６２，Ｉ
６２の出力を入力としそれらの入力のＮＯＲ論理出力を
発生するＮＯＲゲートＧ６１と、ＮＯＲゲートＧ６１の
出力を反転してセンス終了信号ＦＰＤを出力する第３の
インバータＩ６３とからなる。

【００７４】クロック信号ＣＬＫがＨレベルの場合、各
ｐチャネルトランジスタＰ６１，Ｐ６２はオフ状態であ
る。このため、第１のインバータＩ６１の入力端子には
第１の差動増幅出力ＤＤが供給され、第２のインバータ
Ｉ６２の入力端子には第２の差動増幅出力ＤＤＢが供給
される。選択されたメモリセルＭＳに対するセンスが行
なわれ、メモリセルＭＳの記憶データが読み出される
と、記憶データの内容に応じていずれか一方の差動増幅
出力ＤＤ，ＤＤＢが電位が低下する。後段差動増幅回路
８３は、各差動増幅出力ＤＤ，ＤＤＢの電位差が記憶デ
ータを確実に読み出すのに必要な所定電位差を越える
と、読み出しデータ出力ＤＯＵＴを出力してセンス終了
となる。

【００７５】第１および第２のインバータＩ６１，Ｉ６
２の入力しきい値電圧は、センス終了となる条件を考慮
して設定されている。したがって、いずれか一方の差動
増幅出力ＤＤ，ＤＤＢが電位がセンス終了となる条件ま
で低下した時点で、対応するインバータＩ６１，Ｉ６２
の出力がＨレベルとなる。第１および第２のインバータ
Ｉ６１，Ｉ６２のいずれかの出力がＨレベルとなると、
ＮＯＲゲートＧ６１の出力はＬレベルとなり、第３のイ
ンバータＩ６３を介してＨレベルのセンス終了信号ＦＰ
Ｄが出力される。

【００７６】クロック信号ＣＬＫがＬレベルになると、
各ｐチャネルトランジスタＰ６１，Ｐ６２は動作状態と
なって、第１の差動増幅出力ＤＤの出力ラインならびに
第２の差動増幅出力ＤＤＢの出力ラインをそれぞれプル
アップする。このため、第１および第２のインバータＩ
６１，Ｉ６２の各入力端子は共にＨレベルとなり、各イ
ンバータＩ６１，Ｉ６２の出力は共にＬレベルとなる。
したがって、ＮＯＲゲートＧ６１の出力はＨレベルとな
り、第３のインバータＩ６３を介してセンス終了信号Ｆ
ＰＤはＬレベルに駆動される。

【００７７】以上のように図３に示したセンスアンプ１
０８は、クロック信号ＣＬＫがＬレベルからＨレベルに
立ち上がるとセンス動作を開始し、読み出しデータ出力
ＤＯＵＴが確定した時点で、Ｈレベルのセンス終了信号
ＦＰＤを出力する。Ｈレベルのセンス終了信号ＦＰＤは
クロック信号ＣＬＫがＬベルに立ち下がるまで出力され
る。

【００７８】図４はこの発明に係る半導体記憶装置の第
２実施形態に係る同期式メモリの回路ブロック構成図で
ある。図４は、図１に示したものと同様に、（ｎ＋１）
カラム［（ｉ＋１）＊（ｎ＋１）］ワード×（ｚ＋１）
ビット構成の同期式メモリを示している。なお、ｚは奇
数である。図４に示す同期式メモリは、メモリブロック
２００と、グローバルワード線ドライバ１０１とからな
る。メモリブロック２００は、（ｚ＋１）個のカラム構
成ユニット（ＣＵ）２００−０〜２００−ｚを備える。

【００７９】カラム構成ユニット（ＣＵ）２００−０〜
２００−ｚは、メモリセルアレイ１０２と、ローカルワ
ード線ドライバ（ＬＷＤ）２０３と、プリチャージ部
（ＰＣ）１０４と、カラムセレクタ部（ＣＳ）１０５
と、ライトバッファ（ＷＢ）１０７と、センスアンプ
（ＳＡ）１０８とからなる。カラム構成ユニット（Ｃ
Ｕ）２００−０〜２００−ｚは、ローカルワード線ドラ
イバ（ＬＷＤ）２０３の構成が図１に示したものと異な
るだけで、他の構成は図１に示したものと同じである。

【００８０】ローカルワード線ドライバ（ＬＷＤ）２０
３は、各ローカルワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］
に対して、ｐチャネル電界効果トランジスタ（以下、ｐ
チャネルトランジスタと記す）Ｐ０〜Ｐｉとｎチャネル
電界効果トランジスタ（以下、ｎチャネルトランジスタ
と記す）Ｎ０〜Ｎｉとをそれぞれ備える。

【００８１】各ｐチャネルトランジスタＰ０〜Ｐｉのゲ
ートにはセンス終了信号ＦＰＤが供給される。各ｐチャ
ネルトランジスタＰ０〜Ｐｉのソースまたはドレインの
一方がグローバルワード線ＷＬｇ［０］〜ＷＬｇ［ｉ］
に接続され、他方がローカルワード線ＷＬｒ［０］〜Ｗ
Ｌｒ［ｉ］に接続される。各ｎチャネルトランジスタＮ
０〜Ｎｉゲートにはセンス終了信号ＦＰＤが供給され
る。各ｎチャネルトランジスタＮ０〜Ｎｉのドレインは
ローカルワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］に接続さ
れる。各ｎチャネルトランジスタＮ０〜Ｎｉのソースは
グランド（ＧＮＤ）に接続される（接地される）。

【００８２】このローカルワード線ドライバ（ＬＷＤ）
２０３は、センス終了信号ＦＰＤがＬレベルのときに
は、ｐチャネルトランジスタＰ０〜Ｐｉがオンし（導通
状態となり）、グローバルワード線ＷＬｇ［０］〜ＷＬ
ｇ［ｉ］とローカルワード線ＷＬｒ［０］〜ＷＬｒ
［ｉ］とを接続する。センス終了信号ＦＰＤがＬレベル
の場合、ｎチャネルトランジスタＮ０〜Ｎｉはオフ（非
導通状態）であるため、ローカルワード線ＷＬｒ［０］
〜ＷＬｒ［ｉ］の電位はグローバルワード線ＷＬｇ
［０］〜ＷＬｇ［ｉ］の電位と等しくなる。すなわち、
センス終了信号ＦＰＤがＬレベルのときには、グローバ
ルワード線ドライバ１０１によって活性化されたグロー
バルワード線ＷＬｇ［０］〜ＷＬｇ［ｉ］に対応するロ
ーカルワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］が活性化さ
れる。

【００８３】センス終了信号ＦＰＤがＨレベルのときに
は、ｐチャネルトランジスタＰ０〜Ｐｉがオフ（非導通
状態）となってグローバルワード線ＷＬｇ［０］〜ＷＬ
ｇ［ｉ］とローカルワード線ＷＬｒ［０］〜ＷＬｒ
［ｉ］との接続を遮断するとともに、ｎチャネルトラン
ジスタＮ０〜Ｎｉがオン（導通状態）となってローカル
ワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］の電位をＬレベル
にプルダウンする。すなわち、センス終了信号ＦＰＤが
Ｈレベルのときには、ローカルワード線ＷＬｒ［０］〜
ＷＬｒ［ｉ］の駆動が停止される（非活性化される）。

【００８４】次に、図４に示した同期式メモリの読み出
し動作について説明する。図４に示した同期式メモリの
動作は、図１に示した同期式メモリの動作と同様である
ため、図２に示したタイミングチャートを参照する。な
お、以下の動作説明は、グローバルワード線ＷＬｇ
［ｉ］とビット線対Ｄ［０］，ＤＢ［０］が選択された
場合を想定したものである。

【００８５】クロック信号ＣＬＫが立ち上がった後、ア
ドレスデコーダ出力信号Ａ［０：ｉ］に基づいてグロー
バルワード線ＷＬｇ［ｉ］が選択される。このとき、グ
ローバルワード線ＷＬｇ［ｉ］がＨレベル、センス終了
信号ＦＰＤがＬレベルであるため、ローカルワード線Ｗ
Ｌｒ［ｉ］はＨレベルとなる（活性化される）。その
後、センスアンプ（ＳＡ）１０８からＨレベルのセンス
終了信号ＦＰＤが出力されるため、ローカルワード線Ｗ
Ｌｒ［ｉ］は立ち下がりＬレベルになる（非活性化され
る）。

【００８６】この結果、図４に示す同期式メモリにおけ
るローカルワード線ＷＬｇ［０］〜ＷＬｇ［ｉ］の活性
化時間ｔｏｎは、読み出しデータ出力ビット毎（カラム
構成ユニット２００−０〜２００−ｚ）に短縮される。
よって、ビット線プリチャージに要する消費電力は、図
１に示した同期式メモリと同様に低減できる。

【００８７】図１に示したローカルワード線ドライバ１
０３は２入力ＡＮＤゲートＧ０〜Ｇｉを用いている。２
入力ＡＮＤゲートＧ０〜Ｇｉを構成するには６個のトラ
ンジスタが必要である。これに対して、図４に示したロ
ーカルワード線ドライバ２０３は２個のトランジスタで
構成しているので、チップ面積を縮小できる。

【００８８】図５はこの発明に係る半導体記憶装置の第
３実施形態に係る同期式メモリの回路ブロック構成図で
ある。図５に示す同期式メモリは、複数個のメモリブロ
ック３００と、グローバルワード線ドライバ１０１とか
らなる。メモリブロック３００は、８組のカラム構成ユ
ニット（ＣＵ）３０１−０〜３０１〜７と、１つのロー
カルワード線ドライバ（ＬＷＤ）３０２とからなる。す
なわち、１つのローカルワード線ドライバ（ＬＷＤ）３
０２に対して、書き込みならびに読み出しのデータが８
ビット単位で構成されるメモリブロック３００を（（ｚ
＋１）／８）組配置してなる。ローカルワード線ＷＬｒ
［０］〜ＷＬｒ［ｉ］は、８個（８ビット分）のメモリ
セルアレイ１０２に接続される。

【００８９】カラム構成ユニット（ＣＵ）３０１−０〜
３０１〜７は、メモリセルアレイ１０２と、プリチャー
ジ部（ＰＣ）１０４と、カラムセレクタ部（ＣＳ）１０
５と、センスアンプ１０６，１０８と、ライトバッファ
（ＷＢ）１０７とからなる。第１〜第７（０ビット目か
ら６ビット目）のカラム構成ユニット（ＣＵ）３０１−
０〜３０１−６は、センス終了検出機能を備えていない
センスアンプ１０６を備えており、第８（７ビット目）
のカラム構成ユニット（ＣＵ）３０１−７はセンス終了
検出機能を備えたセンスアンプ１０８を備えている。

【００９０】センス終了検出機能を備えていないセンス
アンプ１０６は、図３に示したセンスアンプからＮＡＮ
Ｄ機能回路部８６を除いた回路構成のものを用いること
ができる。センスアンプ１０８によって生成されたセン
ス終了信号ＦＰＤは、ローカルワード線ドライバ（ＬＷ
Ｄ）３０２へ供給される。ローカルワード線ドライバ
（ＬＷＤ）３０２は、図１に示した２入力ＡＮＤゲート
を用いて構成したローカルワード線ドライバ（ＬＷＤ）
１０３、または、図４に示した電界効果トランジスタを
用いて構成したローカルワード線ドライバ（ＬＷＤ）２
０３を用いることができる。

【００９１】次に、図５に示した同期式メモリの読み出
し動作を説明する。なお、ここでは読み出しデータの０
から７ビット目までに着目し、グローバルワード線ＷＬ
ｇ［ｉ］が選択された場合を想定して、その読み出し動
作を説明する。

【００９２】図６は図５に示した同期式メモリの読み出
し動作を示すタイミングチャートである。図６（ａ）は
クロック信号ＣＬＫの論理レベルを、図６（ｂ）はｉ番
目のグローバルワード線ＷＬｇ［ｉ］の論理レベルを、
図６（ｃ）はｉ番目のローカルワード線ＷＬｒ［ｉ］の
論理レベルを、図６（ｄ）はセンス終了検出機能を備え
たセンスアンプ（読み出しデータ７ビット目のセンスア
ンプ）１０８から出力されるセンス終了信号ＦＰＤの論
理レベルを示している。図６（ｅ）はビット線対Ｄ，Ｄ
Ｂの電位を示している。図６（ｆ）は７ビット目の読み
出しデータ出力ＤＯＵＴ［０］の論理レベルを、図６
（ｇ）は０〜６ビット目の読み出しデータ出力ＤＯＵＴ
［０］の論理レベルを示している。

【００９３】図６（ａ）に示すクロック信号ＣＬＫが立
ち上がると、グローバルワード線ドライバ１０１は、図
６（ｂ）に示すようにアドレスデコード出力信号Ａ
［０：ｉ］に基づいて選択指定されたグローバルワード
線ＷＬｇ［ｉ］をＨレベルに駆動する（活性化する）。
ローカルワード線ドライバ３０２は、センス終了信号Ｆ
ＰＤがＬレベルであるので、グローバルワード線ＷＬｇ
［ｉ］のＨレベルに基づいて図６（ｃ）に示すようにロ
ーカルワード線ＷＬｒ［ｉ］をＨレベルに駆動する（活
性化する）。

【００９４】図６（ｇ）に示すように、各センスアンプ
１０６から０ビット目から６ビット目までの読み出しデ
ータ出力Ｄ［０］〜Ｄ「６］が順次出力された後に、図
６（ｆ）に示すようにセンス終了機能を備えたセンスア
ンプ１０８から７ビット目の読み出しデータ出力Ｄ
［７］が出力されるとともに、図６（ｄ）に示すように
センスアンプ１０８からＨレベルのセンス終了信号ＦＰ
Ｄが出力される。このＨレベルのセンス終了信号ＦＰＤ
はローカルワード線ドライバ３０２に供給される。ロー
カルワード線ドライバ３０２は、センス終了信号ＦＰＤ
がＨレベルになると、図６（ｃ）に示すように、ローカ
ルワード線ＷＬｒ［ｉ］をＬレベルに駆動する（非活性
化する）。

【００９５】この結果、図５に示した同期式メモリにお
けるローカルワード線ＷＬｇ［０］〜［ｉ］の活性化時
間ｔｏｎは、読み出しデータの８ビット毎（メモリブロ
ック３００毎）に短縮される。よって、ビット線プリチ
ャージに要する消費電力を低減できる。

【００９６】図５に示した同期式メモリは、図１に示し
た第１の実施形態ならびに図４に示した第２の実施形態
と比較して、ローカルワード線ドライバ３０２の個数を
少なくできるため、同期式メモリのチップ面積をより小
さくできる。

【００９７】図７はこの発明に係る半導体記憶装置の第
４実施形態に係る同期式メモリの回路ブロック構成図で
ある。図７に示す同期式メモリは、複数個のメモリブロ
ック４００と、グローバルワード線ドライバ１０１とか
らなる。メモリブロック４００は、８組のカラム構成ユ
ニット（ＣＵ）４０１−０〜４０１〜７と、１つのロー
カルワード線ドライバ（ＬＷＤ）３０２とからなる。す
なわち、１つのローカルワード線ドライバ（ＬＷＤ）３
０２に対して、書き込みならびに読み出しのデータが８
ビット単位で構成されるメモリブロック４００を（（ｚ
＋１）／８）組配置してなる。ローカルワード線ＷＬｒ
［０］〜ＷＬｒ［ｉ］は、８個（８ビット分）のメモリ
セルアレイ１０２に接続される。

【００９８】カラム構成ユニット（ＣＵ）４０１−０〜
４０１〜７は、メモリセルアレイ１０２と、プリチャー
ジ部（ＰＣ）１０４と、カラムセレクタ部（ＣＳ）１０
５と、ライトバッファ（ＷＢ）１０７と、センス終了検
出機能を備えたセンスアンプ１０８とからなる。

【００９９】図７に示した同期式メモリは、全てのセン
スアンプ１０８でセンス終了検出を行なう構成とした点
が、図５に示した同期式メモリと異なる。各センスアン
プ１０８から出力されたセンス終了信号ＦＰＤ［０］〜
ＦＰＤ［７］は、８入力ＡＮＤゲート３０３の各入力へ
それぞれ供給され、８入力ＡＮＤゲート３０３の出力が
ブロック内センス終了信号としてローカルワード線ドラ
イバ３０２へ供給される。すなわち、図７に示した同期
式メモリは、８組のカラム構成ユニット（ＣＵ）４０１
−０〜４０１〜７の全てが読み出し完了となった時点で
ブロック内センス終了信号をＨレベルとし、活性状態に
あるローカルワード線ＷＬｒ［０］〜ＷＬｒ［ｉ］を非
活性化する構成としたものである。

【０１００】次に、図７に示した同期式メモリの読み出
し動作を、読み出しデータの０ビット目から７ビット目
までに着目し、グローバルワード線ＷＬｇ［ｉ］が選択
された場合を想定して説明する。図７に示した同期式メ
モリの基本的な動作は図５に示した同期式メモリの読み
出し動作と同じであるが、図７に示した同期式メモリの
読み出し動作の特徴は、選択されたローカルワード線Ｗ
Ｌｒ［ｉ］の立ち下げ（非活性化）を、８個のセンス終
了信号ＦＰＤ［０］〜ＦＰＤ［７］が全てＨレベルとな
った時点を行なう点にある。言い換えれば、８ビットの
読み出しデータのなかで最もセンス終了が遅いタイミン
グに合せて、ローカルワード線ＷＬｒ［０］〜［ｉ］の
活性化時間ｔｏｎを決定するようにしたものである。

【０１０１】この結果、図７に示した同期式メモリは、
図５に示した同期式メモリと同様に、ローカルワード線
ＷＬｒ［０］〜［ｉ］の活性化時間ｔｏｎを読み出しデ
ータの８ビット毎（メモリブロック４００毎）に短縮す
ることができる。よって、よって、ビット線プリチャー
ジに要する消費電力を低減することができる。

【０１０２】また、図７に示した同期式メモリは、図５
に示した同期式メモリと同様に、図１に示した第１の実
施形態ならびに図４に示した第２の実施形態と比較し
て、ローカルワード線ドライバ３０２の個数を少なくで
きるため、同期式メモリのチップ面積をより小さくでき
る。

【０１０３】さらに、図７に示した同期式メモリは、メ
モリブロック４００内のどのカラム構成ユニット４０１
−０〜４０１−７のセンス終了が遅くなっても、最も遅
いセンス終了タイミングに合せてローカルワード線ＷＬ
ｒ［０］〜［ｉ］を自動的に立ち下げることが可能であ
る。したがって、例えば７ビット目の読み出しデータ出
力タイミングよりも他のビットの読み出しデータ出力タ
イミングが遅くなるような場合でも、各ビットの読み出
しデータを確実に出力させることができる。

【０１０４】

【発明の効果】以上説明したようにこの発明に係る半導
体記憶装置は、１または複数のメモリセル列単位で分割
したカラム構成ユニット毎に、カラム構成ユニット毎に
分割されたローカルワード線を駆動するローカルワード
線ドライバと、センス終了機能を備えたセンスアンプと
を設けたので、カラム構成ユニット毎にセンス終了時点
でローカルワード線を非活性化できる。これにより、ロ
ーカルワード線の活性化期間を各カラム構成ユニット毎
に決定できる。したがって、ローカルワード線の活性化
期間を短縮でき、ビット線対の電位差が過大になること
を防止できる。よって、ビット線対をプリチャージする
ための消費電力を低減でき、低消費電力の半導体記憶装
置を提供することができる。

【０１０５】２入力ＡＮＤゲート等の論理積回路を用い
てローカルワード線ドライバを構成することで、ローカ
ルワード線ドライバの回路構成を簡易できる。また、ロ
ーカルワード線ドライバを、ローカルワード線を高レベ
ルに駆動するトランジスタとローカルワード線を低レベ
ルに駆動するトランジスタとで構成することで、ローカ
ルワード線ドライバを構成するトランジスタ素子数が低
減することができ、半導体記憶装置のチップ面積を縮小
できる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の第１実施形態
に係る同期式メモリの回路ブロック構成図である。

【図２】図１に示した同期式メモリの読み出し動作を示
すタイミングチャートである。

【図３】センス終了機能を備えたセンスアンプの一具体
例を示す回路構成図である。

【図４】この発明に係る半導体記憶装置の第２実施形態
に係る同期式メモリの回路ブロック構成図である。

【図５】この発明に係る半導体記憶装置の第３実施形態
に係る同期式メモリの回路ブロック構成図である。

【図６】図５に示した同期式メモリの読み出し動作を示
すタイミングチャートである。

【図７】この発明に係る半導体記憶装置の第４実施形態
に係る同期式メモリの回路ブロック構成図である。

【図８】従来の同期式メモリの回路ブロック構成図であ
る。

【図９】従来の他の同期式メモリの回路ブロック構成図
である。

【図１０】図９に示した同期式メモリの読み出し動作を
示すタイミングチャートである。

【符号の説明】

１００，２００，３００，４００ メモリブロック １００−０〜１００−ｚ，２００−０〜２００−ｚ，３
０１−０〜３０１−７，４０１−０〜４０１−７ カラ
ム構成ユニット １０１ グローバルワード線ドライバ １０２ メモリセルアレイ １０３，２０３，３０２ ローカルワード線ドライバ １０４ プリチャージ部 １０５ カラムセレクタ部 １０６ センスアンプ（センス終了検出機能なし） １０７ ライトバッファ １０８ センス終了検出機能を備えたセンスアンプ Ｇ０〜Ｇｉ ２入力ＡＮＤゲート Ｎ０〜Ｎｉ ｎチャネル電界効果トランジスタ Ｐ０〜Ｐｉ ｐチャネル電界効果トランジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １または複数のメモリセル列単位で分割
   したカラム構成ユニット毎に、前記カラム構成ユニット
   毎に分割されたローカルワード線を駆動するローカルワ
   ード線ドライバと、センス終了機能を備えたセンスアン
   プとをそれぞれ設けるとともに、前記ローカルワード線
   ドライバは前記センスアンプから供給されるセンス終了
   信号に基づいて前記ローカルワード線を非活性化する構
   成としたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記ローカルワード線ドライバは論理積
   回路を介して前記ローカルワード線を駆動するととも
   に、前記論理積回路の入力を前記センス終了信号に基づ
   いて制御することで前記ローカルワード線を非活性化す
   る構成としたことを特徴とする請求項１記載の半導体記
   憶装置。
3. 【請求項３】 前記ローカルワード線ドライバは、前記
   ローカルワード線を高レベルに駆動するトランジスタ
   と、前記ローカルワード線を低レベルに駆動するトラン
   ジスタとで構成したことを特徴とする請求項１記載の半
   導体記憶装置。
4. 【請求項４】 前記半導体記憶装置が同期式メモリであ
   る、請求項１、２又は３記載の半導体記憶装置。
5. 【請求項５】 前記論理積回路が２入力ＡＮＤゲートで
   ある、請求項２記載の半導体記憶装置。
6. 【請求項６】 前記トランジスタがｎチャネル電界効果
   トランジスタ又はｐチャネル電界効果トランジスタであ
   る、請求項３記載の半導体記憶装置。