JP2001143473A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001143473A JP2001143473A JP31958699A JP31958699A JP2001143473A JP 2001143473 A JP2001143473 A JP 2001143473A JP 31958699 A JP31958699 A JP 31958699A JP 31958699 A JP31958699 A JP 31958699A JP 2001143473 A JP2001143473 A JP 2001143473A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control signal
- bit line
- transistor
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】マルチポートを有する半導体装置において、電
源電圧が高いと読み出しが遅く、電源電圧が低いと誤動
作しやすい。 【解決手段】読み出しポートＲＰＴと書き込みポートＷ
ＰＴの少なくとも一方を複数有する半導体記憶装置であ
って、ビット線ＢＩＴに接続されたプリチャージ手段
（ｐＭＯＳトランジスタＰ１）と、ビット線ＢＩＴに接
続され、データ読み出し時に導通しプリチャージ手段か
ら付与されたプリチャージ電位をメモリセルＭＣ側に伝
達する相補型トランジスタ構成のスイッチング素子（ト
ランスミッションゲートＴＧ）と、電源電圧ＶDDに応じ
たパルス幅の制御信号ＣＳ’を生成し、スイッチング素
子のｐＭＯＳトランジスタＰ０に供給する制御信号発生
回路２０とを有する。制御信号発生回路２０は、遅延回
路（たとえば、バッファ回路ＢＦ）とＮＡＮＤゲートＮ
Ｄ１，ＮＤ２からなる。
源電圧が高いと読み出しが遅く、電源電圧が低いと誤動
作しやすい。 【解決手段】読み出しポートＲＰＴと書き込みポートＷ
ＰＴの少なくとも一方を複数有する半導体記憶装置であ
って、ビット線ＢＩＴに接続されたプリチャージ手段
（ｐＭＯＳトランジスタＰ１）と、ビット線ＢＩＴに接
続され、データ読み出し時に導通しプリチャージ手段か
ら付与されたプリチャージ電位をメモリセルＭＣ側に伝
達する相補型トランジスタ構成のスイッチング素子（ト
ランスミッションゲートＴＧ）と、電源電圧ＶDDに応じ
たパルス幅の制御信号ＣＳ’を生成し、スイッチング素
子のｐＭＯＳトランジスタＰ０に供給する制御信号発生
回路２０とを有する。制御信号発生回路２０は、遅延回
路（たとえば、バッファ回路ＢＦ）とＮＡＮＤゲートＮ
Ｄ１，ＮＤ２からなる。
Description
【０００１】
【発明の属する技術分野】本発明は、書き込みポートと
読み出しポートの少なくとも一方を複数有する、いわゆ
るマルチポート半導体記憶装置に関する。
読み出しポートの少なくとも一方を複数有する、いわゆ
るマルチポート半導体記憶装置に関する。
【０００２】
【従来の技術】図５は、従来のマルチポートを有するＳ
ＲＡＭの第１の構成例を示す回路図である。図５に示す
ＳＲＡＭにおいて、メモリセルＭＣは、インバータＩＮ
Ｖ１，ＩＮＶ２からなるラッチ回路、それぞれトランジ
スタＴＷ１，ＴＷ２からなる書き込みポートＷＰＴ１，
ＷＰＴ２、トランジスタＴＲ１，ＴＲ２からなる読み出
しポートＲＰＴを有する２書き込みポート・１読み出し
ポート型のマルチポートメモリセルである。
ＲＡＭの第１の構成例を示す回路図である。図５に示す
ＳＲＡＭにおいて、メモリセルＭＣは、インバータＩＮ
Ｖ１，ＩＮＶ２からなるラッチ回路、それぞれトランジ
スタＴＷ１，ＴＷ２からなる書き込みポートＷＰＴ１，
ＷＰＴ２、トランジスタＴＲ１，ＴＲ２からなる読み出
しポートＲＰＴを有する２書き込みポート・１読み出し
ポート型のマルチポートメモリセルである。
【０００３】書き込みポートを構成するトランジスタＴ
Ｗ１とＴＷ２は、ラッチ回路の第１記憶ノードＮ１と基
準電位ＶSSの供給線との間、または第２記憶ノードＮ２
と基準電位ＶSSの供給線との間に直列接続されている。
トランジスタＴＷ１のゲートは書き込みワード線ＷＷに
接続され、書き込みポートＷＰＴ１のトランジスタＴＷ
２のゲートは書き込み線ＷＢに接続され、書き込みポー
トＷＰＴ２のトランジスタＴＷ２のゲートは書き込み補
線ＷＢＢに接続されている。
Ｗ１とＴＷ２は、ラッチ回路の第１記憶ノードＮ１と基
準電位ＶSSの供給線との間、または第２記憶ノードＮ２
と基準電位ＶSSの供給線との間に直列接続されている。
トランジスタＴＷ１のゲートは書き込みワード線ＷＷに
接続され、書き込みポートＷＰＴ１のトランジスタＴＷ
２のゲートは書き込み線ＷＢに接続され、書き込みポー
トＷＰＴ２のトランジスタＴＷ２のゲートは書き込み補
線ＷＢＢに接続されている。
【０００４】読み出しポートＲＰＴにおいて、トランジ
スタＴＲ１とＴＲ２がビット線ＢＩＴと基準電位ＶSSの
供給線との間に直列接続されている。トランジスタＴＲ
１のゲートが読み出しワード線ＲＷに接続され、トラン
ジスタＴＲ２のゲートがラッチ回路の第１記憶ノードＮ
１に接続されている。
スタＴＲ１とＴＲ２がビット線ＢＩＴと基準電位ＶSSの
供給線との間に直列接続されている。トランジスタＴＲ
１のゲートが読み出しワード線ＲＷに接続され、トラン
ジスタＴＲ２のゲートがラッチ回路の第１記憶ノードＮ
１に接続されている。
【０００５】このような構成のマルチポートを有するメ
モリセルＭＣは、図示しないメモリセルアレイ内に行列
状に多数配置されている。
モリセルＭＣは、図示しないメモリセルアレイ内に行列
状に多数配置されている。
【０００６】メモリセルアレイの周辺回路において、ビ
ット線ＢＩＴの途中に、ＣＭＯＳトランスミッションゲ
ートＴＧが接続されている。ＣＭＯＳトランスミッショ
ンゲートＴＧは、ソースとドレインが相互に接続された
ｐＭＯＳトランジスタＰ０とｎＭＯＳトランジスタＮ０
とからなる。ｎＭＯＳトランジスタＮ０のゲートは、カ
ラム選択信号ＣＳの供給線に接続されている。また、ｎ
ＭＯＳトランジスタＮ０のゲートとｐＭＯＳトランジス
タＰ０のゲートの間に、インバータＩＮＶ３が接続され
ている。したがって、ｐＭＯＳトランジスタＰ０はカラ
ム選択信号ＣＳの反転信号ＣＳ＿により制御される。
ット線ＢＩＴの途中に、ＣＭＯＳトランスミッションゲ
ートＴＧが接続されている。ＣＭＯＳトランスミッショ
ンゲートＴＧは、ソースとドレインが相互に接続された
ｐＭＯＳトランジスタＰ０とｎＭＯＳトランジスタＮ０
とからなる。ｎＭＯＳトランジスタＮ０のゲートは、カ
ラム選択信号ＣＳの供給線に接続されている。また、ｎ
ＭＯＳトランジスタＮ０のゲートとｐＭＯＳトランジス
タＰ０のゲートの間に、インバータＩＮＶ３が接続され
ている。したがって、ｐＭＯＳトランジスタＰ０はカラ
ム選択信号ＣＳの反転信号ＣＳ＿により制御される。
【０００７】読出系回路の構成要素として、インバータ
ＩＮＶ４が設けられている。インバータＩＮＶ４の入力
は、上記ｐＭＯＳトランジスタＰ０のソースとｎＭＯＳ
トランジスタＮ０のドレインの接続点に接続されてい
る。また、インバータＩＮＶ４の入力と電源電圧ＶDDの
供給線との間に、２つのｐＭＯＳトランジスタＰ１，Ｐ
２が並列に接続されている。ｐＭＯＳトランジスタＰ１
のゲートは、読み出しイネーブル信号ＲＥの供給線に接
続され、ｐＭＯＳトランジスタＰ２のゲートはインバー
タＩＮＶ４の出力に接続されている。ｐＭＯＳトランジ
スタＰ１はプリチャージ用トランジスタとして機能し、
ｐＭＯＳトランジスタＰ２とインバータＩＮＶ４とから
センスアンプＳＡが構成される。
ＩＮＶ４が設けられている。インバータＩＮＶ４の入力
は、上記ｐＭＯＳトランジスタＰ０のソースとｎＭＯＳ
トランジスタＮ０のドレインの接続点に接続されてい
る。また、インバータＩＮＶ４の入力と電源電圧ＶDDの
供給線との間に、２つのｐＭＯＳトランジスタＰ１，Ｐ
２が並列に接続されている。ｐＭＯＳトランジスタＰ１
のゲートは、読み出しイネーブル信号ＲＥの供給線に接
続され、ｐＭＯＳトランジスタＰ２のゲートはインバー
タＩＮＶ４の出力に接続されている。ｐＭＯＳトランジ
スタＰ１はプリチャージ用トランジスタとして機能し、
ｐＭＯＳトランジスタＰ２とインバータＩＮＶ４とから
センスアンプＳＡが構成される。
【０００８】図６は、このＳＲＡＭの読み出し動作を示
すフローチャートである。なお、この図６では、ハイレ
ベルのデータ読み出し（以下、“１”読み出し）と、ロ
ーレベルのデータ読み出し（以下、“０”読み出し）を
示している。
すフローチャートである。なお、この図６では、ハイレ
ベルのデータ読み出し（以下、“１”読み出し）と、ロ
ーレベルのデータ読み出し（以下、“０”読み出し）を
示している。
【０００９】図６において、読み出し動作前の状態で
は、読み出しワード線ＲＷがローレベルを維持し、読み
出しポートＲＰＴ内のトランジスタＴＲ１がオフしてい
る。また、カラム選択信号ＣＳがローレベルであり、ト
ランスミッションゲートＴＧがオフしているため、ビッ
ト線ＢＩＴは読み出し系回路と切り離されている。この
とき、読み出しイネーブル信号ＲＥもローレベルである
ことから、プリチャージ用のｐＭＯＳトランジスタＰ１
がオンして、インバータＩＮＶ４の入力ノードＡは、ハ
イレベル（電源電圧ＶDD）にプリチャージされている。
なお、ノードＡがハイレベルであることから、インバー
タＩＮＶ４の出力ＯＵＴがローレベルであり、したがっ
て、このとき、もう一つのｐＭＯＳトランジスタＰ２も
オンしている。
は、読み出しワード線ＲＷがローレベルを維持し、読み
出しポートＲＰＴ内のトランジスタＴＲ１がオフしてい
る。また、カラム選択信号ＣＳがローレベルであり、ト
ランスミッションゲートＴＧがオフしているため、ビッ
ト線ＢＩＴは読み出し系回路と切り離されている。この
とき、読み出しイネーブル信号ＲＥもローレベルである
ことから、プリチャージ用のｐＭＯＳトランジスタＰ１
がオンして、インバータＩＮＶ４の入力ノードＡは、ハ
イレベル（電源電圧ＶDD）にプリチャージされている。
なお、ノードＡがハイレベルであることから、インバー
タＩＮＶ４の出力ＯＵＴがローレベルであり、したがっ
て、このとき、もう一つのｐＭＯＳトランジスタＰ２も
オンしている。
【００１０】この状態で、カラム選択信号ＣＳがローレ
ベルからハイレベルに推移すると、トランスミッション
ゲートＴＧがオンし、ビット線ＢＩＴがプリチャージさ
れる。このプリチャージでは、トランスミッションゲー
トＴＧ内にｐＭＯＳトランジスタＰ０を有することか
ら、ビット線ＢＩＴがほぼ電源電圧ＶDDと高い電位にま
で達する。また、トランスミッションゲートＴＧ内にｎ
ＭＯＳトランジスタＮ０を有することから、プリチャー
ジがスムーズである。
ベルからハイレベルに推移すると、トランスミッション
ゲートＴＧがオンし、ビット線ＢＩＴがプリチャージさ
れる。このプリチャージでは、トランスミッションゲー
トＴＧ内にｐＭＯＳトランジスタＰ０を有することか
ら、ビット線ＢＩＴがほぼ電源電圧ＶDDと高い電位にま
で達する。また、トランスミッションゲートＴＧ内にｎ
ＭＯＳトランジスタＮ０を有することから、プリチャー
ジがスムーズである。
【００１１】つぎに、読み出しワード線ＲＷの印加電圧
および読み出しイネーブル信号ＲＥが、ローレベルから
ハイレベルに推移する。これにより、メモリセル内の読
み出し用の選択トランジスタＴＲ１がオンする一方で、
プリチャージ用トランジスタＰ１がオフする。このプリ
チャージ用トランジスタＰ１がオフした後も、ノードＡ
がハイレベルであるため、もう一つのｐＭＯＳトランジ
スタＰ２はオンし、ノードＡは引く続きハイレベルを維
持しようとする。
および読み出しイネーブル信号ＲＥが、ローレベルから
ハイレベルに推移する。これにより、メモリセル内の読
み出し用の選択トランジスタＴＲ１がオンする一方で、
プリチャージ用トランジスタＰ１がオフする。このプリ
チャージ用トランジスタＰ１がオフした後も、ノードＡ
がハイレベルであるため、もう一つのｐＭＯＳトランジ
スタＰ２はオンし、ノードＡは引く続きハイレベルを維
持しようとする。
【００１２】メモリセルの記憶データが“１”、即ち第
１記憶ノードＮ１がハイレベルのときは、読み出しポー
トＲＰＴのトランジスタＴＲ１に加え、トランジスタＴ
Ｒ２もオンするため、ビット線ＢＩＴから電荷が引き抜
かれる。読み出しポート内のトランジスタ駆動能力が大
きいため、この電荷引き抜きがｐＭＯＳトランジスタＰ
２による電荷供給に勝り、図６（Ｄ）の左半分に示すよ
うに、ビット線電位が低下する。ビット線電位があるし
きい値以下になると、ノードＡの論理レベルが反転する
ためｐＭＯＳトランジスタＰ２がカットオフするととも
に、図６（Ｆ）の左半分に示すように、インバータＩＮ
Ｖ４の出力ＯＵＴがローレベルからハイレベルに移行す
る。
１記憶ノードＮ１がハイレベルのときは、読み出しポー
トＲＰＴのトランジスタＴＲ１に加え、トランジスタＴ
Ｒ２もオンするため、ビット線ＢＩＴから電荷が引き抜
かれる。読み出しポート内のトランジスタ駆動能力が大
きいため、この電荷引き抜きがｐＭＯＳトランジスタＰ
２による電荷供給に勝り、図６（Ｄ）の左半分に示すよ
うに、ビット線電位が低下する。ビット線電位があるし
きい値以下になると、ノードＡの論理レベルが反転する
ためｐＭＯＳトランジスタＰ２がカットオフするととも
に、図６（Ｆ）の左半分に示すように、インバータＩＮ
Ｖ４の出力ＯＵＴがローレベルからハイレベルに移行す
る。
【００１３】所定の時間経過後に、読み出しワード線Ｒ
Ｗの印加電圧、カラム選択信号ＣＳおよび読み出しイネ
ーブル信号ＲＥが、すべてハイレベルからローレベルに
戻される。これにより、トランジスタＴＲ１およびトラ
ンスミッションゲートＴＧがオフして、メモリセルおよ
び読み出し系回路がビット線ＢＩＴから切り離される一
方で、プリチャージ用トランジスタＰ１が再びオンして
ノードＡがハイレベルに移行する。したがって、出力ノ
ードＯＵＴがハイレベルからローレベルに移行する。
Ｗの印加電圧、カラム選択信号ＣＳおよび読み出しイネ
ーブル信号ＲＥが、すべてハイレベルからローレベルに
戻される。これにより、トランジスタＴＲ１およびトラ
ンスミッションゲートＴＧがオフして、メモリセルおよ
び読み出し系回路がビット線ＢＩＴから切り離される一
方で、プリチャージ用トランジスタＰ１が再びオンして
ノードＡがハイレベルに移行する。したがって、出力ノ
ードＯＵＴがハイレベルからローレベルに移行する。
【００１４】これに対し、メモリセルの記憶データが
“０”、即ち第１記憶ノードＮ１がローレベルのとき
は、読み出しポートＲＰＴ内のトランジスタＴＲ２がオ
フのままであるため、ビット線電荷の引き抜きは行われ
ず、ノードＡはハイレベルを維持するため、出力ノード
に正のパルスが現出しない。
“０”、即ち第１記憶ノードＮ１がローレベルのとき
は、読み出しポートＲＰＴ内のトランジスタＴＲ２がオ
フのままであるため、ビット線電荷の引き抜きは行われ
ず、ノードＡはハイレベルを維持するため、出力ノード
に正のパルスが現出しない。
【００１５】このようにメモリセル内の記憶データの論
理に応じて、読み出し系回路の出力ノードＯＵＴに現出
するパルスの有無が決まる。この出力ノード信号が記憶
データとして、データバスに送出され、読み出し動作が
終了する。
理に応じて、読み出し系回路の出力ノードＯＵＴに現出
するパルスの有無が決まる。この出力ノード信号が記憶
データとして、データバスに送出され、読み出し動作が
終了する。
【００１６】図７は、従来のマルチポートを有するＳＲ
ＡＭの第２の構成例を示す回路図である。図７に示すＳ
ＲＡＭが、図５と異なるのはカラム選択回路の構成であ
る。つまり、図５に示すカラム選択回路がトランスミッ
ションゲートとインバータから構成されていたのに対
し、図７では、ビット線途中に、カラム選択信号ＣＳに
より制御される１つｎＭＯＳトランジスタＮ０のみが接
続されている。その他のメモリセルおよび読み出し系回
路の構成は、図５と同様である。
ＡＭの第２の構成例を示す回路図である。図７に示すＳ
ＲＡＭが、図５と異なるのはカラム選択回路の構成であ
る。つまり、図５に示すカラム選択回路がトランスミッ
ションゲートとインバータから構成されていたのに対
し、図７では、ビット線途中に、カラム選択信号ＣＳに
より制御される１つｎＭＯＳトランジスタＮ０のみが接
続されている。その他のメモリセルおよび読み出し系回
路の構成は、図５と同様である。
【００１７】図８は、このＳＲＡＭの読み出し（“１”
および“０”読み出し）動作を示すフローチャートであ
る。基本的には、図６に示す場合と同じであるが、本例
では、カラム選択（ビット線接続）がｎＭＯＳトランジ
スタで行われるため、そのしきい値電圧をＶthn 、プリ
チャージ電圧を電源電圧ＶDDとすると、プリチャージ後
のビット線電位は（ＶDD−Ｖthn ）となる。
および“０”読み出し）動作を示すフローチャートであ
る。基本的には、図６に示す場合と同じであるが、本例
では、カラム選択（ビット線接続）がｎＭＯＳトランジ
スタで行われるため、そのしきい値電圧をＶthn 、プリ
チャージ電圧を電源電圧ＶDDとすると、プリチャージ後
のビット線電位は（ＶDD−Ｖthn ）となる。
【００１８】
【発明が解決しようとする課題】図５に示す構成のＳＲ
ＡＭでは、カラム選択用の素子としてＣＭＯＳトランス
ミッションゲートＴＧが用いられていることからビット
線ＢＩＴのプリチャージ電圧が電源電圧ＶDDと高く、こ
のため電荷引き抜きの速度が遅く、読み出しに時間がか
かるという課題がある。
ＡＭでは、カラム選択用の素子としてＣＭＯＳトランス
ミッションゲートＴＧが用いられていることからビット
線ＢＩＴのプリチャージ電圧が電源電圧ＶDDと高く、こ
のため電荷引き抜きの速度が遅く、読み出しに時間がか
かるという課題がある。
【００１９】これに対し、図７に示す回路構成では、ビ
ット線ＢＩＴのプリチャージ電圧が（ＶDD−Ｖthn ）と
相対的に低く、この電位を電荷引き抜きにより基準電位
ＶSSまで変化させるので、読み出し動作が速いといった
利点がある。ところが、この回路では、低電源電圧化に
ともなってノイズに対する動作マージンが減少し、誤動
作を招きやすいという欠点がある。
ット線ＢＩＴのプリチャージ電圧が（ＶDD−Ｖthn ）と
相対的に低く、この電位を電荷引き抜きにより基準電位
ＶSSまで変化させるので、読み出し動作が速いといった
利点がある。ところが、この回路では、低電源電圧化に
ともなってノイズに対する動作マージンが減少し、誤動
作を招きやすいという欠点がある。
【００２０】従来構成の２ポートＳＲＡＭでは、ビット
線のプリチャージ電圧に関し、高速読み出し動作と低電
源電圧化における動作信頼性確保との観点からそれぞれ
に最適値が存在し、高速読み出し仕様のＳＲＡＭと、低
電源電圧仕様のＳＲＡＭとでカラム選択回路を共用でき
なかった。また、近年、電源電圧が益々低くなる傾向に
あるが、他の回路などでは低電圧化の余裕がまだあるに
もかかわらず、従来の構成のカラム選択回路を用いるか
ぎり読み出し時の誤動作が制約となって、余り低電源電
圧化が進まないというのが現状であった。
線のプリチャージ電圧に関し、高速読み出し動作と低電
源電圧化における動作信頼性確保との観点からそれぞれ
に最適値が存在し、高速読み出し仕様のＳＲＡＭと、低
電源電圧仕様のＳＲＡＭとでカラム選択回路を共用でき
なかった。また、近年、電源電圧が益々低くなる傾向に
あるが、他の回路などでは低電圧化の余裕がまだあるに
もかかわらず、従来の構成のカラム選択回路を用いるか
ぎり読み出し時の誤動作が制約となって、余り低電源電
圧化が進まないというのが現状であった。
【００２１】本発明の目的は、低電源電圧用途にも高速
読み出し用途にも広く対応でき、また、低電源電圧化し
ても誤動作しにくい構成の、マルチポートを有する半導
体記憶装置を提供することにある。
読み出し用途にも広く対応でき、また、低電源電圧化し
ても誤動作しにくい構成の、マルチポートを有する半導
体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明の第１の観点に係
る半導体装置は、読み出しポートと書き込みポートの少
なくとも一方をメモリセル内に複数有し、メモリセルに
ビット線または書き込み線からデータを書き込む、或い
はメモリセルからビット線にデータを読み出す際、ビッ
ト線に連なる複数のメモリセルのうち異なるメモリセル
に対し同時に、書き込みおよび／または読み出しが可能
な半導体記憶装置であって、上記ビット線に接続された
プリチャージ手段と、上記ビット線に接続され、データ
読み出し時に導通し上記プリチャージ手段から付与され
たプリチャージ電位を上記メモリセル側に伝達する相補
型トランジスタ構成のスイッチング素子と、電源電圧に
応じたパルス幅の制御信号を生成し、上記スイッチング
素子に供給する制御信号発生回路とを有する。
る半導体装置は、読み出しポートと書き込みポートの少
なくとも一方をメモリセル内に複数有し、メモリセルに
ビット線または書き込み線からデータを書き込む、或い
はメモリセルからビット線にデータを読み出す際、ビッ
ト線に連なる複数のメモリセルのうち異なるメモリセル
に対し同時に、書き込みおよび／または読み出しが可能
な半導体記憶装置であって、上記ビット線に接続された
プリチャージ手段と、上記ビット線に接続され、データ
読み出し時に導通し上記プリチャージ手段から付与され
たプリチャージ電位を上記メモリセル側に伝達する相補
型トランジスタ構成のスイッチング素子と、電源電圧に
応じたパルス幅の制御信号を生成し、上記スイッチング
素子に供給する制御信号発生回路とを有する。
【００２３】好適に、上記スイッチング素子は、上記ビ
ット線の途中に接続され、ソースとドレインが相互に接
続されたｎチャネル型の絶縁ゲート電界効果トランジス
タおよびｐチャネル型の絶縁ゲート電界効果トランジス
タからなる。
ット線の途中に接続され、ソースとドレインが相互に接
続されたｎチャネル型の絶縁ゲート電界効果トランジス
タおよびｐチャネル型の絶縁ゲート電界効果トランジス
タからなる。
【００２４】好適に、上記制御信号発生回路は、上記ス
イッチング素子の動作時に上記ｐチャネル型の絶縁ゲー
ト電界効果トランジスタに制御信号を印加することによ
り、当該トランジスタを電源電圧に応じた長さの時間だ
け導通させる。好適に、上記制御信号発生回路は、その
入力端子と上記ｐチャネル型の絶縁ゲート電界効果トラ
ンジスタのゲートに接続された出力端子との間に接続さ
れ、入力信号を遅延させる遅延回路を含む。この遅延回
路は、たとえば、直列接続された複数個のバッファ、あ
るいは直列接続された偶数個のインバータからなる。
イッチング素子の動作時に上記ｐチャネル型の絶縁ゲー
ト電界効果トランジスタに制御信号を印加することによ
り、当該トランジスタを電源電圧に応じた長さの時間だ
け導通させる。好適に、上記制御信号発生回路は、その
入力端子と上記ｐチャネル型の絶縁ゲート電界効果トラ
ンジスタのゲートに接続された出力端子との間に接続さ
れ、入力信号を遅延させる遅延回路を含む。この遅延回
路は、たとえば、直列接続された複数個のバッファ、あ
るいは直列接続された偶数個のインバータからなる。
【００２５】たとえば、上記制御信号発生回路は、その
入力端子と上記ｐチャネル型の絶縁ゲート電界効果トラ
ンジスタのゲートに接続された出力端子との間に接続さ
れ、入力信号を遅延させる非反転型の遅延回路と、カス
コード接続された偶数個のＮＡＮＤゲートとを有し、上
記偶数個のＮＡＮＤゲートの一方入力のそれぞれが上記
入力端子に接続され、他方入力のそれぞれが前段のＮＡ
ＮＤゲートまたは上記遅延回路の出力に接続されてい
る。あるいは、上記制御信号発生回路は、その入力端子
と上記ｐチャネル型の絶縁ゲート電界効果トランジスタ
のゲートに接続された出力端子との間に接続され、入力
信号を遅延させる反転型の遅延回路と、カスコード接続
された奇数個のＮＡＮＤゲートとを有し、上記奇数個の
ＮＡＮＤゲートの一方入力のそれぞれが上記入力端子に
接続され、他方入力のそれぞれが前段のＮＡＮＤゲート
または上記遅延回路の出力に接続されている。
入力端子と上記ｐチャネル型の絶縁ゲート電界効果トラ
ンジスタのゲートに接続された出力端子との間に接続さ
れ、入力信号を遅延させる非反転型の遅延回路と、カス
コード接続された偶数個のＮＡＮＤゲートとを有し、上
記偶数個のＮＡＮＤゲートの一方入力のそれぞれが上記
入力端子に接続され、他方入力のそれぞれが前段のＮＡ
ＮＤゲートまたは上記遅延回路の出力に接続されてい
る。あるいは、上記制御信号発生回路は、その入力端子
と上記ｐチャネル型の絶縁ゲート電界効果トランジスタ
のゲートに接続された出力端子との間に接続され、入力
信号を遅延させる反転型の遅延回路と、カスコード接続
された奇数個のＮＡＮＤゲートとを有し、上記奇数個の
ＮＡＮＤゲートの一方入力のそれぞれが上記入力端子に
接続され、他方入力のそれぞれが前段のＮＡＮＤゲート
または上記遅延回路の出力に接続されている。
【００２６】上記メモリセルは、たとえば、第１および
第２の記憶ノードを異なる電位で保持するラッチ回路
と、書き込み時に、共通の書き込みワード線の印加電圧
に基づいて、上記ラッチ回路の第１および第２の記憶ノ
ードに書き込み線または書き込み補線から上記電位を設
定する２つの書き込みポートと、上記ラッチ回路の第１
の記憶ノードと上記ビット線との間に接続され、読み出
し時に、読み出しワード線の印加電圧に基づき、かつ上
記第１の記憶ノードの設定電位に応じて、上記プリチャ
ージ手段により予め充電されているビット線の電位を変
化させるための読み出しポートとを有する。読み出しポ
ートは、ゲートが上記第１記憶ノードに接続され、ソー
スが基準電位の供給線に接続された電荷引き抜き用トラ
ンジスタと、上記ビット線と上記電荷引き抜き用トラン
ジスタのドレインとの間に接続され、上記読み出しワー
ド線にゲートが接続された選択トランジスタとを有す
る。
第２の記憶ノードを異なる電位で保持するラッチ回路
と、書き込み時に、共通の書き込みワード線の印加電圧
に基づいて、上記ラッチ回路の第１および第２の記憶ノ
ードに書き込み線または書き込み補線から上記電位を設
定する２つの書き込みポートと、上記ラッチ回路の第１
の記憶ノードと上記ビット線との間に接続され、読み出
し時に、読み出しワード線の印加電圧に基づき、かつ上
記第１の記憶ノードの設定電位に応じて、上記プリチャ
ージ手段により予め充電されているビット線の電位を変
化させるための読み出しポートとを有する。読み出しポ
ートは、ゲートが上記第１記憶ノードに接続され、ソー
スが基準電位の供給線に接続された電荷引き抜き用トラ
ンジスタと、上記ビット線と上記電荷引き抜き用トラン
ジスタのドレインとの間に接続され、上記読み出しワー
ド線にゲートが接続された選択トランジスタとを有す
る。
【００２７】このように構成された半導体記憶装置で
は、読み出し時にスイッチング素子を動作させる際、制
御信号発生回路が、当該スイッチング素子を構成するｐ
チャネル型の絶縁ゲート電界効果トランジスタ（ｐチャ
ネルＦＥＴ）に制御信号を印加して、電源電圧に応じた
時間だけオンさせる。具体的には、スイッチング素子を
構成するｎチャネルＦＥＴがオンする時間の、たとえば
最初から一定時間だけｐチャネルＦＥＴをオンさせる。
このｐチャネルＦＥＴがオンする一定時間は、電源電圧
により変化する。たとえば、電源電圧が高いとｐチャネ
ルＦＥＴの導通時間が短く、電源電圧が低くなるにした
がって、この導通時間が長くなる。
は、読み出し時にスイッチング素子を動作させる際、制
御信号発生回路が、当該スイッチング素子を構成するｐ
チャネル型の絶縁ゲート電界効果トランジスタ（ｐチャ
ネルＦＥＴ）に制御信号を印加して、電源電圧に応じた
時間だけオンさせる。具体的には、スイッチング素子を
構成するｎチャネルＦＥＴがオンする時間の、たとえば
最初から一定時間だけｐチャネルＦＥＴをオンさせる。
このｐチャネルＦＥＴがオンする一定時間は、電源電圧
により変化する。たとえば、電源電圧が高いとｐチャネ
ルＦＥＴの導通時間が短く、電源電圧が低くなるにした
がって、この導通時間が長くなる。
【００２８】読み出し動作に先立って、このスイッチン
グ素子を介してプリチャージ電圧がビット線に供給され
るが、ｎチャネルＦＥＴのしきい値電圧をＶthn 、電源
電圧をＶDDとすると、電源電圧ＶDDが高い場合、制御信
号発生回路が制御信号のパルス幅を短くして、ビット線
が（ＶDD−Ｖthn ）に到達するまえにｐチャネルＦＥＴ
の導通を終了させる。したがって、この場合、プリチャ
ージの最終段階ではｎチャネルＦＥＴのみがオンしてい
ることになり、ビット線電位は（ＶDD−Ｖthn）までし
か上がらない。その一方、電源電圧ＶDDが高い場合、制
御信号発生回路が制御信号のパルス幅を長くなるように
変化させて、ビット線が（ＶDD−Ｖthn ）に到達した後
も十分に長くｐチャネルＦＥＴを導通させる。したがっ
て、この場合、プリチャージの最終段階ではｎチャネル
ＦＥＴ、ｐチャネルＦＥＴともにオンしていることにな
り、ビット線電位は電源電圧ＶDDまで充電できる。この
ように、本発明に係る半導体記憶装置では、電源電圧が
高いときはビット線のプリチャージ電圧を電源電圧より
低くし、電源電圧が低いときはビット線のプリチャージ
電圧を電源電圧にすることができる。
グ素子を介してプリチャージ電圧がビット線に供給され
るが、ｎチャネルＦＥＴのしきい値電圧をＶthn 、電源
電圧をＶDDとすると、電源電圧ＶDDが高い場合、制御信
号発生回路が制御信号のパルス幅を短くして、ビット線
が（ＶDD−Ｖthn ）に到達するまえにｐチャネルＦＥＴ
の導通を終了させる。したがって、この場合、プリチャ
ージの最終段階ではｎチャネルＦＥＴのみがオンしてい
ることになり、ビット線電位は（ＶDD−Ｖthn）までし
か上がらない。その一方、電源電圧ＶDDが高い場合、制
御信号発生回路が制御信号のパルス幅を長くなるように
変化させて、ビット線が（ＶDD−Ｖthn ）に到達した後
も十分に長くｐチャネルＦＥＴを導通させる。したがっ
て、この場合、プリチャージの最終段階ではｎチャネル
ＦＥＴ、ｐチャネルＦＥＴともにオンしていることにな
り、ビット線電位は電源電圧ＶDDまで充電できる。この
ように、本発明に係る半導体記憶装置では、電源電圧が
高いときはビット線のプリチャージ電圧を電源電圧より
低くし、電源電圧が低いときはビット線のプリチャージ
電圧を電源電圧にすることができる。
【００２９】
【発明の実施の形態】図１は、本実施形態に係るマルチ
ポートを有するＳＲＡＭの要部構成をメモリセルアレイ
を中心に示すブロック図である。
ポートを有するＳＲＡＭの要部構成をメモリセルアレイ
を中心に示すブロック図である。
【００３０】図１に示すＳＲＡＭ１は、メモリセルアレ
イ２、ロウデコーダ３，４、カラムデコーダ５、カラム
選択回路６、読み出し回路７、書き込み回路８、入出力
回路９、およびコントロール回路１０を有する。
イ２、ロウデコーダ３，４、カラムデコーダ５、カラム
選択回路６、読み出し回路７、書き込み回路８、入出力
回路９、およびコントロール回路１０を有する。
【００３１】メモリセルアレイ２は、例えば、Ｍ×Ｎ個
のメモリセルＭＣ11，…，ＭＣ1M，ＭＣ21，…，Ｍ
Ｃ2M，ＭＣN1，…，ＭＣNMにより構成されており、これ
らのメモリセルは、図示のように行列状に配置されてい
る。この各メモリセルに対し、読み出しワード線Ｒ
Ｗj ，（ｊ＝１，２，…，Ｎ）、書き込みワード線ＷＷ
j 、ビット線対ＢＩＴi （ｉ＝１，２，…，Ｍ）、書き
込み線ＷＢi および書き込み補線ＷＢＢi がそれぞれ接
続されている。これらメモリセルの具体的な構成は、後
述する。
のメモリセルＭＣ11，…，ＭＣ1M，ＭＣ21，…，Ｍ
Ｃ2M，ＭＣN1，…，ＭＣNMにより構成されており、これ
らのメモリセルは、図示のように行列状に配置されてい
る。この各メモリセルに対し、読み出しワード線Ｒ
Ｗj ，（ｊ＝１，２，…，Ｎ）、書き込みワード線ＷＷ
j 、ビット線対ＢＩＴi （ｉ＝１，２，…，Ｍ）、書き
込み線ＷＢi および書き込み補線ＷＢＢi がそれぞれ接
続されている。これらメモリセルの具体的な構成は、後
述する。
【００３２】ロウデコーダ３は、リードアドレス信号Ｒ
ＡＤＲを受けて、それに応じて読み出しワード線ＲＷ
１，ＲＷ２，…，ＲＷN を選択し、選択したワード線Ｒ
Ｗj を例えばハイレベルに変化させて活性化する。ロウ
デコーダ４は、ライトアドレス信号ＷＡＤＲを受けて、
それに応じて書き込みワード線ＷＷ１，ＷＷ２，…，Ｗ
ＷN を選択し、選択したワード線ＷＷj を例えばハイレ
ベルに変化させて活性化する。
ＡＤＲを受けて、それに応じて読み出しワード線ＲＷ
１，ＲＷ２，…，ＲＷN を選択し、選択したワード線Ｒ
Ｗj を例えばハイレベルに変化させて活性化する。ロウ
デコーダ４は、ライトアドレス信号ＷＡＤＲを受けて、
それに応じて書き込みワード線ＷＷ１，ＷＷ２，…，Ｗ
ＷN を選択し、選択したワード線ＷＷj を例えばハイレ
ベルに変化させて活性化する。
【００３３】カラムデコーダ５内には、具体的構成例は
後述するが、制御信号発生回路が設けられている。カラ
ムデコーダ５は、リードアドレス信号ＲＡＤＲを受け
て、それに応じてカラム選択回路６を制御し、ビット線
ＢＩＴ1 ，ＢＩＴ2 ，…，ＢＩＴM の何れかを選択す
る。制御信号発生回路は、カラム選択回路内のトランス
ミッションゲートに、カラム選択信号ＣＳと、カラム選
択信号ＣＳから生成された制御信号ＣＳ’を供給する。
後述するが、制御信号発生回路が設けられている。カラ
ムデコーダ５は、リードアドレス信号ＲＡＤＲを受け
て、それに応じてカラム選択回路６を制御し、ビット線
ＢＩＴ1 ，ＢＩＴ2 ，…，ＢＩＴM の何れかを選択す
る。制御信号発生回路は、カラム選択回路内のトランス
ミッションゲートに、カラム選択信号ＣＳと、カラム選
択信号ＣＳから生成された制御信号ＣＳ’を供給する。
【００３４】カラム選択回路６は、例えばＣＭＯＳトラ
ンスミッションゲートにより構成され、そのオン／オフ
により、読み出し回路７の、選択されたビット線ＢＩＴ
i への接続を制御する。また、書き込み回路８の、選択
されたビット線ＢＩＴi への接続を制御する。読み出し
時には、メモリセル内の記憶データが選択されたビット
線ＢＩＴi からカラム選択回路６を経て、読み出し回路
７内のセンスアンプにより検出され、検出結果は入出力
回路９を介して、読み出しデータＤout として外部のデ
ータバス等に出力される。
ンスミッションゲートにより構成され、そのオン／オフ
により、読み出し回路７の、選択されたビット線ＢＩＴ
i への接続を制御する。また、書き込み回路８の、選択
されたビット線ＢＩＴi への接続を制御する。読み出し
時には、メモリセル内の記憶データが選択されたビット
線ＢＩＴi からカラム選択回路６を経て、読み出し回路
７内のセンスアンプにより検出され、検出結果は入出力
回路９を介して、読み出しデータＤout として外部のデ
ータバス等に出力される。
【００３５】本例における書き込み回路８は、入力デー
タＤinを、メモリセルアレイ２内の同一ワード線に連な
る全てのメモリセル、例えば２５６個のメモリセルに並
列に書き込む。すなわち、入出力回路９から書き込み回
路８に入力された書き込みデータＤinが、書き込み回路
内でラッチされ、カラム選択とともに全ての書き込み線
ＷＢ1 〜ＷＢM に一斉に移され、選択ワード線に連なる
全てのメモリセル内に一斉に書き込まれる。
タＤinを、メモリセルアレイ２内の同一ワード線に連な
る全てのメモリセル、例えば２５６個のメモリセルに並
列に書き込む。すなわち、入出力回路９から書き込み回
路８に入力された書き込みデータＤinが、書き込み回路
内でラッチされ、カラム選択とともに全ての書き込み線
ＷＢ1 〜ＷＢM に一斉に移され、選択ワード線に連なる
全てのメモリセル内に一斉に書き込まれる。
【００３６】コントロール回路１０は、外部から入力さ
れた読み出しイネーブル信号ＲＥまたは書き込みイネー
ブル信号ＷＥに基づいて、ロウデコーダ３，４に対しデ
コード許可を行う。また、コントロール回路２０は、書
き込みイネーブル信号ＷＥを読み出し回路７内に設けら
れたプリチャージ用トランジスタに出力する、あるい
は、書き込みイネーブル信号ＷＥを書き込み回路８に出
力して、書き込み／読み出し制御を行う。
れた読み出しイネーブル信号ＲＥまたは書き込みイネー
ブル信号ＷＥに基づいて、ロウデコーダ３，４に対しデ
コード許可を行う。また、コントロール回路２０は、書
き込みイネーブル信号ＷＥを読み出し回路７内に設けら
れたプリチャージ用トランジスタに出力する、あるい
は、書き込みイネーブル信号ＷＥを書き込み回路８に出
力して、書き込み／読み出し制御を行う。
【００３７】図１に示すＳＲＡＭ１において、書き込み
時に、コントロール回路１０から書き込みイネーブル信
号ＷＥが書き込み回路８に出力されると、入出力回路９
を介して書き込み回路８内に予め設定されていた入力デ
ータＤinが一斉に、書き込み線ＷＢ，書き込み補線ＷＢ
Ｂに送出され、これにより書き込み線対の電位が設定さ
れる。この状態で、所定の書き込みアドレス信号ＷＡＤ
Ｒに応じて、ロウデコーダ４により書き込みワード線Ｗ
Ｗ１，ＷＷ２，…，ＷＷN のうち所定のワード線が選択
され、活性化される。すると、設定された書き込み線対
の電位に応じて、選択された書き込みワード線に連なる
メモリセルに対し、一斉にデータが書き込まれる。
時に、コントロール回路１０から書き込みイネーブル信
号ＷＥが書き込み回路８に出力されると、入出力回路９
を介して書き込み回路８内に予め設定されていた入力デ
ータＤinが一斉に、書き込み線ＷＢ，書き込み補線ＷＢ
Ｂに送出され、これにより書き込み線対の電位が設定さ
れる。この状態で、所定の書き込みアドレス信号ＷＡＤ
Ｒに応じて、ロウデコーダ４により書き込みワード線Ｗ
Ｗ１，ＷＷ２，…，ＷＷN のうち所定のワード線が選択
され、活性化される。すると、設定された書き込み線対
の電位に応じて、選択された書き込みワード線に連なる
メモリセルに対し、一斉にデータが書き込まれる。
【００３８】読み出し時には、コントロール回路１０か
ら読み出しイネーブル信号ＲＥが読み出し回路７に出力
される。また、読み出しアドレス信号ＲＡＤＲに応じ
て、カラムデコーダ５からカラム選択信号ＣＳ，ＣＳ’
がカラム選択回路６に出力される。これにより、ビット
線ＢＩＴが所定電位にプリチャージされる。この状態
で、読み出しアドレス信号ＲＡＤＲに応じて、ロウデコ
ーダ３により、読み出しワード線ＲＷ１，ＲＷ２，…，
ＲＷN から所定のワード線が選択され、活性化される。
読み出しワード線ＲＷj が選択された場合、選択した読
み出しワード線に接続されているメモリセルの記憶デー
タがビット線ＢＩＴi に読み出され、読み出し回路７に
よりセンシングされた後、入出力回路９を介して読み出
しデータＤoutとして外部に出力される。
ら読み出しイネーブル信号ＲＥが読み出し回路７に出力
される。また、読み出しアドレス信号ＲＡＤＲに応じ
て、カラムデコーダ５からカラム選択信号ＣＳ，ＣＳ’
がカラム選択回路６に出力される。これにより、ビット
線ＢＩＴが所定電位にプリチャージされる。この状態
で、読み出しアドレス信号ＲＡＤＲに応じて、ロウデコ
ーダ３により、読み出しワード線ＲＷ１，ＲＷ２，…，
ＲＷN から所定のワード線が選択され、活性化される。
読み出しワード線ＲＷj が選択された場合、選択した読
み出しワード線に接続されているメモリセルの記憶デー
タがビット線ＢＩＴi に読み出され、読み出し回路７に
よりセンシングされた後、入出力回路９を介して読み出
しデータＤoutとして外部に出力される。
【００３９】図２は、図１のＳＲＡＭの要部構成を抜き
出して示す回路図である。図２において、メモリセルＭ
Ｃは、インバータＩＮＶ１，ＩＮＶ２からなるラッチ回
路、それぞれトランジスタＴＷ１，ＴＷ２からなる書き
込みポートＷＰＴ１，ＷＰＴ２、トランジスタＴＲ１，
ＴＲ２からなる読み出しポートＲＰＴを有する２書き込
みポート・１読み出しポート型のマルチポートメモリセ
ルである。
出して示す回路図である。図２において、メモリセルＭ
Ｃは、インバータＩＮＶ１，ＩＮＶ２からなるラッチ回
路、それぞれトランジスタＴＷ１，ＴＷ２からなる書き
込みポートＷＰＴ１，ＷＰＴ２、トランジスタＴＲ１，
ＴＲ２からなる読み出しポートＲＰＴを有する２書き込
みポート・１読み出しポート型のマルチポートメモリセ
ルである。
【００４０】書き込みポートを構成するトランジスタＴ
Ｗ１とＴＷ２は、ラッチ回路の第１記憶ノードＮ１と基
準電位ＶSSの供給線との間、または第２記憶ノードＮ２
と基準電位ＶSSの供給線との間に直列接続されている。
トランジスタＴＷ１のゲートは書き込みワード線ＷＷに
接続され、書き込みポートＷＰＴ１のトランジスタＴＷ
２のゲートは書き込み線ＷＢに接続され、書き込みポー
トＷＰＴ２のトランジスタＴＷ２のゲートは書き込み補
線ＷＢＢに接続されている。
Ｗ１とＴＷ２は、ラッチ回路の第１記憶ノードＮ１と基
準電位ＶSSの供給線との間、または第２記憶ノードＮ２
と基準電位ＶSSの供給線との間に直列接続されている。
トランジスタＴＷ１のゲートは書き込みワード線ＷＷに
接続され、書き込みポートＷＰＴ１のトランジスタＴＷ
２のゲートは書き込み線ＷＢに接続され、書き込みポー
トＷＰＴ２のトランジスタＴＷ２のゲートは書き込み補
線ＷＢＢに接続されている。
【００４１】読み出しポートＲＰＴにおいて、トランジ
スタＴＲ１とＴＲ２がビット線ＢＩＴと基準電位ＶSSの
供給線との間に直列接続されている。トランジスタＴＲ
１のゲートが読み出しワード線ＲＷに接続され、トラン
ジスタＴＲ２のゲートがラッチ回路の第１記憶ノードＮ
１に接続されている。
スタＴＲ１とＴＲ２がビット線ＢＩＴと基準電位ＶSSの
供給線との間に直列接続されている。トランジスタＴＲ
１のゲートが読み出しワード線ＲＷに接続され、トラン
ジスタＴＲ２のゲートがラッチ回路の第１記憶ノードＮ
１に接続されている。
【００４２】ビット線ＢＩＴの途中に、ＣＭＯＳトラン
スミッションゲートＴＧが接続されている。ＣＭＯＳト
ランスミッションゲートＴＧは、図１のカラム選択回路
６内に設けられ、ソースとドレインが相互に接続された
ｐＭＯＳトランジスタＰ０とｎＭＯＳトランジスタＮ０
とからなる。
スミッションゲートＴＧが接続されている。ＣＭＯＳト
ランスミッションゲートＴＧは、図１のカラム選択回路
６内に設けられ、ソースとドレインが相互に接続された
ｐＭＯＳトランジスタＰ０とｎＭＯＳトランジスタＮ０
とからなる。
【００４３】図１の読み出し回路７の構成要素として、
トランスミッションゲートＴＧより外側のビット線ＢＩ
ＴにインバータＩＮＶ４が設けられている。インバータ
ＩＮＶ４の入力は、上記ｐＭＯＳトランジスタＰ０のソ
ースとｎＭＯＳトランジスタＮ０のドレインの接続点に
接続されている。また、インバータＩＮＶ４の入力と電
源電圧ＶDDの供給線との間に、２つのｐＭＯＳトランジ
スタＰ１，Ｐ２が並列に接続されている。ｐＭＯＳトラ
ンジスタＰ１のゲートは、読み出しイネーブル信号ＲＥ
の供給線に接続され、ｐＭＯＳトランジスタＰ２のゲー
トはインバータＩＮＶ４の出力に接続されている。ｐＭ
ＯＳトランジスタＰ１はプリチャージ用トランジスタと
して機能し、ｐＭＯＳトランジスタＰ２とインバータＩ
ＮＶ４とからセンスアンプＳＡが構成される。
トランスミッションゲートＴＧより外側のビット線ＢＩ
ＴにインバータＩＮＶ４が設けられている。インバータ
ＩＮＶ４の入力は、上記ｐＭＯＳトランジスタＰ０のソ
ースとｎＭＯＳトランジスタＮ０のドレインの接続点に
接続されている。また、インバータＩＮＶ４の入力と電
源電圧ＶDDの供給線との間に、２つのｐＭＯＳトランジ
スタＰ１，Ｐ２が並列に接続されている。ｐＭＯＳトラ
ンジスタＰ１のゲートは、読み出しイネーブル信号ＲＥ
の供給線に接続され、ｐＭＯＳトランジスタＰ２のゲー
トはインバータＩＮＶ４の出力に接続されている。ｐＭ
ＯＳトランジスタＰ１はプリチャージ用トランジスタと
して機能し、ｐＭＯＳトランジスタＰ２とインバータＩ
ＮＶ４とからセンスアンプＳＡが構成される。
【００４４】図１において、たとえばカラムデコーダ５
内に、ＣＭＯＳトランスミッションゲートＴＧを制御す
る制御信号発生回路２０が設けられている。制御信号発
生回路２０は、たとえば３段直列接続のバッファ回路Ｂ
Ｆと、カスケード接続された２つのＮＡＮＤゲートＮＤ
１，ＮＤ２とからなる。バッファ回路ＢＦの入力、およ
びＮＡＮＤゲートＮＤ１，ＮＤ２の一方の入力に、カラ
ム選択信号ＣＳの供給線が接続されている。このカラム
選択信号ＣＳの供給線は、ＣＭＯＳトランスミッション
ゲートＴＧ内のｎＭＯＳトランジスタＮ０のゲートにも
接続されている。バッファ回路ＢＦの出力は、ＮＡＮＤ
ゲートＮＤ１の他の入力に接続されている。ＮＡＮＤゲ
ートＮＤ１の出力は、ＮＡＮＤゲートＮＤ２の他の入力
に接続されている。そして、ＮＡＮＤゲートＮＤ２の出
力が、ＣＭＯＳトランスミッションゲートＴＧ内のｐＭ
ＯＳトランジスタＰ０のゲートに接続されている。動作
時に、ＮＡＮＤゲートＮＤ２の出力から制御信号ＣＳ’
が出力され、これによりＣＭＯＳトランスミッションゲ
ートＴＧの導通制御がなされる。
内に、ＣＭＯＳトランスミッションゲートＴＧを制御す
る制御信号発生回路２０が設けられている。制御信号発
生回路２０は、たとえば３段直列接続のバッファ回路Ｂ
Ｆと、カスケード接続された２つのＮＡＮＤゲートＮＤ
１，ＮＤ２とからなる。バッファ回路ＢＦの入力、およ
びＮＡＮＤゲートＮＤ１，ＮＤ２の一方の入力に、カラ
ム選択信号ＣＳの供給線が接続されている。このカラム
選択信号ＣＳの供給線は、ＣＭＯＳトランスミッション
ゲートＴＧ内のｎＭＯＳトランジスタＮ０のゲートにも
接続されている。バッファ回路ＢＦの出力は、ＮＡＮＤ
ゲートＮＤ１の他の入力に接続されている。ＮＡＮＤゲ
ートＮＤ１の出力は、ＮＡＮＤゲートＮＤ２の他の入力
に接続されている。そして、ＮＡＮＤゲートＮＤ２の出
力が、ＣＭＯＳトランスミッションゲートＴＧ内のｐＭ
ＯＳトランジスタＰ０のゲートに接続されている。動作
時に、ＮＡＮＤゲートＮＤ２の出力から制御信号ＣＳ’
が出力され、これによりＣＭＯＳトランスミッションゲ
ートＴＧの導通制御がなされる。
【００４５】ここで、バッファ回路ＢＦは、本発明の
“遅延回路”に該当し、その段数に限定はなく、カスケ
ード接続されたＮＡＮＤゲートの個数も、この場合、偶
数であればよい。また、バッファ回路ＢＦに代えてイン
バータを複数接続してもよい。インバータが偶数個なら
カスケード接続されたＮＡＮＤゲートも偶数個、インバ
ータが奇数個ならカスケード接続されたＮＡＮＤゲート
も奇数個となる。さらに、バッファとインバータの組合
せも可能であり、その場合も、遅延回路の論理（反転／
非反転）に応じてカスケード接続されたＮＡＮＤゲート
を偶数個にするか、奇数個にするかが決まる。
“遅延回路”に該当し、その段数に限定はなく、カスケ
ード接続されたＮＡＮＤゲートの個数も、この場合、偶
数であればよい。また、バッファ回路ＢＦに代えてイン
バータを複数接続してもよい。インバータが偶数個なら
カスケード接続されたＮＡＮＤゲートも偶数個、インバ
ータが奇数個ならカスケード接続されたＮＡＮＤゲート
も奇数個となる。さらに、バッファとインバータの組合
せも可能であり、その場合も、遅延回路の論理（反転／
非反転）に応じてカスケード接続されたＮＡＮＤゲート
を偶数個にするか、奇数個にするかが決まる。
【００４６】図３および図４は、このＳＲＡＭの読み出
し動作を示すフローチャートである。図３は電源電圧Ｖ
DDが比較的に高い場合、図４は電源電圧ＶDDが比較的に
低い場合について示す。また、これらの図では、ハイレ
ベルのデータ読み出し（以下、“１”読み出し）を図の
左側に、ローレベルのデータ読み出し（以下、“０”読
み出し）を図の右側に示している。
し動作を示すフローチャートである。図３は電源電圧Ｖ
DDが比較的に高い場合、図４は電源電圧ＶDDが比較的に
低い場合について示す。また、これらの図では、ハイレ
ベルのデータ読み出し（以下、“１”読み出し）を図の
左側に、ローレベルのデータ読み出し（以下、“０”読
み出し）を図の右側に示している。
【００４７】図３および図４において、読み出し動作前
の状態では、各図（Ａ）に示すように読み出しワード線
ＲＷがローレベルを維持し、読み出しポートＲＰＴ内の
トランジスタＴＲ１がオフしている。また、各図（Ｂ）
に示すようにカラム選択信号ＣＳがローレベルであり、
トランスミッションゲートＴＧがオフしているため、ビ
ット線ＢＩＴは読み出し回路７と切り離されている。こ
のとき、各図（Ｄ）に示すように読み出しイネーブル信
号ＲＥもローレベルであることから、プリチャージ用の
ｐＭＯＳトランジスタＰ１がオンして、インバータＩＮ
Ｖ４の入力ノードＡは、ハイレベル（電源電圧ＶDD）に
プリチャージされている。なお、ノードＡがハイレベル
であることから、インバータＩＮＶ４の出力ＯＵＴがロ
ーレベルであり、したがって、このとき、もう一つのｐ
ＭＯＳトランジスタＰ２もオンしている。
の状態では、各図（Ａ）に示すように読み出しワード線
ＲＷがローレベルを維持し、読み出しポートＲＰＴ内の
トランジスタＴＲ１がオフしている。また、各図（Ｂ）
に示すようにカラム選択信号ＣＳがローレベルであり、
トランスミッションゲートＴＧがオフしているため、ビ
ット線ＢＩＴは読み出し回路７と切り離されている。こ
のとき、各図（Ｄ）に示すように読み出しイネーブル信
号ＲＥもローレベルであることから、プリチャージ用の
ｐＭＯＳトランジスタＰ１がオンして、インバータＩＮ
Ｖ４の入力ノードＡは、ハイレベル（電源電圧ＶDD）に
プリチャージされている。なお、ノードＡがハイレベル
であることから、インバータＩＮＶ４の出力ＯＵＴがロ
ーレベルであり、したがって、このとき、もう一つのｐ
ＭＯＳトランジスタＰ２もオンしている。
【００４８】また、初期状態ではカラム選択信号ＣＳが
ローレベルであることから、図２の制御信号発生回路２
０内において、バッファ回路ＢＦの出力がローレベル、
ＮＡＮＤゲートＮＤ１の出力がハイレベル、ＮＡＮＤゲ
ートＮＤ２の出力もハイレベルを維持している。
ローレベルであることから、図２の制御信号発生回路２
０内において、バッファ回路ＢＦの出力がローレベル、
ＮＡＮＤゲートＮＤ１の出力がハイレベル、ＮＡＮＤゲ
ートＮＤ２の出力もハイレベルを維持している。
【００４９】この状態で、カラム選択信号ＣＳがローレ
ベルからハイレベルに推移すると、トランスミッション
ゲートＴＧがオンし、ビット線ＢＩＴがプリチャージさ
れる。このとき、トランスミッションゲートＴＧ内のｎ
ＭＯＳトランジスタＮ０はカラム選択信号ＣＳがハイレ
ベルであるかぎりオン状態を維持する。これに対し、ｐ
ＭＯＳトランジスタＰ０は、制御信号発生回路２０の働
きで一度オンしてから直ぐにオフ状態に移行する。つま
り、制御信号発生回路２０内でバッファ回路ＢＦとＮＡ
ＮＤゲートＮＤ１，ＮＤ２とのトータルで所定の遅延が
あるため、カラム選択信号ＣＳが切り替わった初期段階
では最終段のＮＡＮＤゲートＮＤ２の入力が共にハイレ
ベル、したがって出力信号である制御信号ＣＳ’はロー
レベルをとる。しかし、所定の遅延時間が経過した後
は、バッファ回路ＢＦの出力がハイレベル、ＮＡＮＤゲ
ートＮＤ１の出力がローレベルとなるため、ＮＡＮＤゲ
ートＮＤ２から出力されている制御信号ＣＳ’がローレ
ベルからハイレベルに戻される。
ベルからハイレベルに推移すると、トランスミッション
ゲートＴＧがオンし、ビット線ＢＩＴがプリチャージさ
れる。このとき、トランスミッションゲートＴＧ内のｎ
ＭＯＳトランジスタＮ０はカラム選択信号ＣＳがハイレ
ベルであるかぎりオン状態を維持する。これに対し、ｐ
ＭＯＳトランジスタＰ０は、制御信号発生回路２０の働
きで一度オンしてから直ぐにオフ状態に移行する。つま
り、制御信号発生回路２０内でバッファ回路ＢＦとＮＡ
ＮＤゲートＮＤ１，ＮＤ２とのトータルで所定の遅延が
あるため、カラム選択信号ＣＳが切り替わった初期段階
では最終段のＮＡＮＤゲートＮＤ２の入力が共にハイレ
ベル、したがって出力信号である制御信号ＣＳ’はロー
レベルをとる。しかし、所定の遅延時間が経過した後
は、バッファ回路ＢＦの出力がハイレベル、ＮＡＮＤゲ
ートＮＤ１の出力がローレベルとなるため、ＮＡＮＤゲ
ートＮＤ２から出力されている制御信号ＣＳ’がローレ
ベルからハイレベルに戻される。
【００５０】この遅延回路を用いたパルス生成では、負
パルスの幅が電源電圧ＶDDに依存して自律的に変化す
る。したがって、電源電圧ＶDDが高い場合、図３（Ｃ）
に示すようにパルス幅は極めて短く、電源電圧ＶDDが低
くなると、図４（Ｃ）に示すようにパルス幅が長くな
る。このパルス終了のタイミング、すなわち制御信号Ｃ
Ｓ’がローレベルからハイレベルに推移するタイミング
は、トランスミッションゲートＴＧのｎＭＯＳトランジ
スタＮ０のしきい値電圧をＶthn とすると、プリチャー
ジによりビット線ＢＩＴが（ＶDD−Ｖthn ）に達するま
での時間の前と後に設定するのが望ましい。つまり、電
源電圧ＶDDが高いときはビット線ＢＩＴが（ＶDD−Ｖth
n ）に達するまえにパルスが終了し、電源電圧ＶDDが低
いときはビット線ＢＩＴが（ＶDD−Ｖthn ）に達したあ
と十分な時間経過後にパルスが終了するように、この２
種類の電源電圧に応じて制御信号発生回路２０の遅延時
間を設定するとよい。
パルスの幅が電源電圧ＶDDに依存して自律的に変化す
る。したがって、電源電圧ＶDDが高い場合、図３（Ｃ）
に示すようにパルス幅は極めて短く、電源電圧ＶDDが低
くなると、図４（Ｃ）に示すようにパルス幅が長くな
る。このパルス終了のタイミング、すなわち制御信号Ｃ
Ｓ’がローレベルからハイレベルに推移するタイミング
は、トランスミッションゲートＴＧのｎＭＯＳトランジ
スタＮ０のしきい値電圧をＶthn とすると、プリチャー
ジによりビット線ＢＩＴが（ＶDD−Ｖthn ）に達するま
での時間の前と後に設定するのが望ましい。つまり、電
源電圧ＶDDが高いときはビット線ＢＩＴが（ＶDD−Ｖth
n ）に達するまえにパルスが終了し、電源電圧ＶDDが低
いときはビット線ＢＩＴが（ＶDD−Ｖthn ）に達したあ
と十分な時間経過後にパルスが終了するように、この２
種類の電源電圧に応じて制御信号発生回路２０の遅延時
間を設定するとよい。
【００５１】これにより前者の電源電圧ＶDDが高い場合
は、プリチャージの最終段階ではｎチャネルＦＥＴのみ
がオンしていることになり、ビット線電位は（ＶDD−Ｖ
thn）までしか上がらない。また、後者の電源電圧ＶDD
が低い場合は、プリチャージの最終段階ではｎＭＯＳト
ランジスタＮ０、ｐＭＯＳトランジスタＰ０ともにオン
していることになり、ビット線電位は電源電圧ＶDDまで
充電できる。
は、プリチャージの最終段階ではｎチャネルＦＥＴのみ
がオンしていることになり、ビット線電位は（ＶDD−Ｖ
thn）までしか上がらない。また、後者の電源電圧ＶDD
が低い場合は、プリチャージの最終段階ではｎＭＯＳト
ランジスタＮ０、ｐＭＯＳトランジスタＰ０ともにオン
していることになり、ビット線電位は電源電圧ＶDDまで
充電できる。
【００５２】つぎに、読み出しワード線ＲＷの印加電圧
および読み出しイネーブル信号ＲＥが、ローレベルから
ハイレベルに推移する。これにより、メモリセル内の読
み出し用トランジスタＴＲ１がオンする一方で、プリチ
ャージ用トランジスタＰ１はオフする。このプリチャー
ジ用トランジスタＰ１がオフした後もノードＡがハイレ
ベルにある場合、もう一つのｐＭＯＳトランジスタＰ２
はオンし、ノードＡは引く続きハイレベルを維持しよう
とする。
および読み出しイネーブル信号ＲＥが、ローレベルから
ハイレベルに推移する。これにより、メモリセル内の読
み出し用トランジスタＴＲ１がオンする一方で、プリチ
ャージ用トランジスタＰ１はオフする。このプリチャー
ジ用トランジスタＰ１がオフした後もノードＡがハイレ
ベルにある場合、もう一つのｐＭＯＳトランジスタＰ２
はオンし、ノードＡは引く続きハイレベルを維持しよう
とする。
【００５３】メモリセルの記憶データが“１”、即ち第
１記憶ノードＮ１がハイレベルのときは、読み出しポー
トＲＰＴのトランジスタＴＲ１に加え、トランジスタＴ
Ｒ２もオンするため、各図（Ｅ）の左半分に示すよう
に、ビット線ＢＩＴから電荷が引き抜かれる。読み出し
ポート内のトランジスタ駆動能力が大きいため、この電
荷引き抜きがｐＭＯＳトランジスタＰ２による電荷供給
に勝り、ビット線電位が低下する。ビット線電位がある
しきい値以下になると、ノードＡの論理レベルが反転す
るためｐＭＯＳトランジスタＰ２がカットオフするとと
もに、各図（Ｇ）の左半分に示すように、インバータＩ
ＮＶ４の出力ＯＵＴがローレベルからハイレベルに移行
する。
１記憶ノードＮ１がハイレベルのときは、読み出しポー
トＲＰＴのトランジスタＴＲ１に加え、トランジスタＴ
Ｒ２もオンするため、各図（Ｅ）の左半分に示すよう
に、ビット線ＢＩＴから電荷が引き抜かれる。読み出し
ポート内のトランジスタ駆動能力が大きいため、この電
荷引き抜きがｐＭＯＳトランジスタＰ２による電荷供給
に勝り、ビット線電位が低下する。ビット線電位がある
しきい値以下になると、ノードＡの論理レベルが反転す
るためｐＭＯＳトランジスタＰ２がカットオフするとと
もに、各図（Ｇ）の左半分に示すように、インバータＩ
ＮＶ４の出力ＯＵＴがローレベルからハイレベルに移行
する。
【００５４】所定の時間経過後に、読み出しワード線Ｒ
Ｗの印加電圧、カラム選択信号ＣＳおよび読み出しイネ
ーブル信号ＲＥが、すべてハイレベルからローレベルに
戻される。これにより、トランジスタＴＲ１およびトラ
ンスミッションゲートＴＧがオフして、メモリセルＭＣ
および読み出し回路７がビット線ＢＩＴから切り離され
る一方で、プリチャージ用トランジスタＰ１が再びオン
してノードＡがハイレベルに移行する。したがって、出
力ノードＯＵＴがハイレベルからローレベルに移行す
る。
Ｗの印加電圧、カラム選択信号ＣＳおよび読み出しイネ
ーブル信号ＲＥが、すべてハイレベルからローレベルに
戻される。これにより、トランジスタＴＲ１およびトラ
ンスミッションゲートＴＧがオフして、メモリセルＭＣ
および読み出し回路７がビット線ＢＩＴから切り離され
る一方で、プリチャージ用トランジスタＰ１が再びオン
してノードＡがハイレベルに移行する。したがって、出
力ノードＯＵＴがハイレベルからローレベルに移行す
る。
【００５５】これに対し、メモリセルの記憶データが
“０”、即ち第１記憶ノードＮ１がローレベルのとき
は、読み出しポートＲＰＴ内のトランジスタＴＲ２がオ
フのままであるため、ビット線電荷の引き抜きは行われ
ず、ノードＡはハイレベルを維持するため、出力ノード
に正のパルスが現出しない。
“０”、即ち第１記憶ノードＮ１がローレベルのとき
は、読み出しポートＲＰＴ内のトランジスタＴＲ２がオ
フのままであるため、ビット線電荷の引き抜きは行われ
ず、ノードＡはハイレベルを維持するため、出力ノード
に正のパルスが現出しない。
【００５６】このようにメモリセル内の記憶データの論
理に応じて、読み出し回路７の出力ノードＯＵＴに現出
するパルスの有無が決まる。この出力ノード信号が記憶
データＤout として、入出力回路９を介してデータバス
に送出され、読み出し動作が終了する。
理に応じて、読み出し回路７の出力ノードＯＵＴに現出
するパルスの有無が決まる。この出力ノード信号が記憶
データＤout として、入出力回路９を介してデータバス
に送出され、読み出し動作が終了する。
【００５７】本実施形態における回路構成では、制御信
号発生回路２０により生成された負のパルス（制御信号
ＣＳ’）の幅が電源電圧ＶDDに応じて自律的に変化し、
たとえば、電源電圧ＶDDが高い場合のビット線充電電位
は（ＶDD−Ｖthn ）、電源電圧ＶDDが低い場合のビット
線充電電位はＶDDとなる。その結果、図３（Ｅ）および
図４（Ｅ）に示すように、電源電圧ＶDDが大きく異なる
場合でも、ビット線充電電位の大きさが余り差がない、
あるいは差があっても電源電圧差より小さくすることが
できる。
号発生回路２０により生成された負のパルス（制御信号
ＣＳ’）の幅が電源電圧ＶDDに応じて自律的に変化し、
たとえば、電源電圧ＶDDが高い場合のビット線充電電位
は（ＶDD−Ｖthn ）、電源電圧ＶDDが低い場合のビット
線充電電位はＶDDとなる。その結果、図３（Ｅ）および
図４（Ｅ）に示すように、電源電圧ＶDDが大きく異なる
場合でも、ビット線充電電位の大きさが余り差がない、
あるいは差があっても電源電圧差より小さくすることが
できる。
【００５８】従来の回路構成では、電源電圧ＶDDが高い
場合にビット線充電電位も電源電圧ＶDD程度になる場合
があり、この場合の“１”記憶データの読み出しの際
に、電荷引き抜き時間が長くなって高速読み出しができ
ないことがあった。また、電源電圧ＶDDが低い場合にビ
ット線充電電位が（ＶDD−Ｖthn ）と更に低くなって、
高速性は高いがノイズに弱く誤動作することがあった。
場合にビット線充電電位も電源電圧ＶDD程度になる場合
があり、この場合の“１”記憶データの読み出しの際
に、電荷引き抜き時間が長くなって高速読み出しができ
ないことがあった。また、電源電圧ＶDDが低い場合にビ
ット線充電電位が（ＶDD−Ｖthn ）と更に低くなって、
高速性は高いがノイズに弱く誤動作することがあった。
【００５９】これは電源電圧ＶDDの高低に応じてビット
線充電電位も大きく変化するためであるが、本実施形態
では、電源電圧ＶDDの高低に余り関係なく、ビット線充
電電位を、ノイズにより誤動作を起こさない範囲の下限
付近に設定し、高速性と動作信頼性を両立させることが
できる。言い換えると、本実施形態に係る構成の回路を
用いることにより、高速読み出し用、低電源電圧用の何
れの用途にも広く対応した汎用性が高い半導体記憶装置
が実現できる。また、動作信頼性を従来より高めた低電
圧駆動の半導体記憶装置が実現できる。
線充電電位も大きく変化するためであるが、本実施形態
では、電源電圧ＶDDの高低に余り関係なく、ビット線充
電電位を、ノイズにより誤動作を起こさない範囲の下限
付近に設定し、高速性と動作信頼性を両立させることが
できる。言い換えると、本実施形態に係る構成の回路を
用いることにより、高速読み出し用、低電源電圧用の何
れの用途にも広く対応した汎用性が高い半導体記憶装置
が実現できる。また、動作信頼性を従来より高めた低電
圧駆動の半導体記憶装置が実現できる。
【００６０】
【発明の効果】本発明に係る半導体記憶装置によれば、
電源電圧が高いときは、ビット線のプリチャージ電圧を
電源電圧より低くして、メモリセルのデータ読み出し時
の電荷引き抜き速度を高くし、電源電圧が低いときは、
ビット線のプリチャージ電圧を電源電圧にして、ノイズ
に対する動作マージンを大きくできる。このため、低電
源電圧用途にも高速読み出し用途にも広く対応でき、ま
た、低電源電圧化しても誤動作しにくい半導体記憶装置
が実現できる。
電源電圧が高いときは、ビット線のプリチャージ電圧を
電源電圧より低くして、メモリセルのデータ読み出し時
の電荷引き抜き速度を高くし、電源電圧が低いときは、
ビット線のプリチャージ電圧を電源電圧にして、ノイズ
に対する動作マージンを大きくできる。このため、低電
源電圧用途にも高速読み出し用途にも広く対応でき、ま
た、低電源電圧化しても誤動作しにくい半導体記憶装置
が実現できる。
【図１】本実施形態に係るマルチポートを有するＳＲＡ
Ｍの要部構成を示すブロック図である。
Ｍの要部構成を示すブロック図である。
【図２】本実施形態に係るＳＲＡＭの要部構成を抜き出
して示す回路図である。
して示す回路図である。
【図３】本実施形態に係るＳＲＡＭの、電源電圧が高い
場合での読み出し動作を示すフローチャートである。
場合での読み出し動作を示すフローチャートである。
【図４】本実施形態に係るＳＲＡＭの、電源電圧が低い
場合での読み出し動作を示すフローチャートである。
場合での読み出し動作を示すフローチャートである。
【図５】従来のマルチポートを有するＳＲＡＭの第１の
構成例を示す回路図である。
構成例を示す回路図である。
【図６】図５に示す従来のＳＲＡＭの読み出し動作を示
すフローチャートである。
すフローチャートである。
【図７】従来のマルチポートを有するＳＲＡＭの第２の
構成例を示す回路図である。
構成例を示す回路図である。
【図８】図７に示す従来のＳＲＡＭの読み出し動作を示
すフローチャートである。
すフローチャートである。
１…ＳＲＡＭ（半導体記憶装置）、２…メモリセルアレ
イ、３，４…ロウデコーダ、５…カラムデコーダ、６…
カラム選択回路、７…読み出し回路、８…書き込み回
路、９…入出力回路、１０…コントロール回路、２０…
制御信号発生回路、ＭＣ…メモリセル、ＢＩＴ…ビット
線、ＷＢ…書き込み線、ＷＢＢ…書き込み補線、ＷＷ…
書き込みワード線、ＲＷ…読み出しワード線、ＩＮＶ
１，ＩＮＶ２…ラッチ回路、ＷＰＴ１，ＷＰＴ２…書き
込みポート、ＲＰＴ…読み出しポート、ＴＲ１…選択ト
ランジスタ、ＴＲ２…電荷引き抜き用トランジスタ、Ｎ
１…第１記憶ノード、Ｎ２…第２記憶ノード、ＴＧ…Ｃ
ＭＯＳトランスミッションゲート（スイッチング素
子）、ＩＮＶ４…センシング用のインバータ、Ｐ０，Ｐ
１，Ｐ２…ｐＭＯＳトランジスタ、Ｎ０…ｎＭＯＳトラ
ンジスタ、ＢＦ…バッファ回路（遅延回路）、ＮＤ１，
ＮＤ２…２入力ＮＡＮＤＧゲート、ＣＳ…カラム選択信
号、ＣＳ’…制御信号、ＲＥ…読み出しイネーブル信号
ＲＥ、Ｄin…書き込みデータ、Ｄout …読み出しデー
タ。
イ、３，４…ロウデコーダ、５…カラムデコーダ、６…
カラム選択回路、７…読み出し回路、８…書き込み回
路、９…入出力回路、１０…コントロール回路、２０…
制御信号発生回路、ＭＣ…メモリセル、ＢＩＴ…ビット
線、ＷＢ…書き込み線、ＷＢＢ…書き込み補線、ＷＷ…
書き込みワード線、ＲＷ…読み出しワード線、ＩＮＶ
１，ＩＮＶ２…ラッチ回路、ＷＰＴ１，ＷＰＴ２…書き
込みポート、ＲＰＴ…読み出しポート、ＴＲ１…選択ト
ランジスタ、ＴＲ２…電荷引き抜き用トランジスタ、Ｎ
１…第１記憶ノード、Ｎ２…第２記憶ノード、ＴＧ…Ｃ
ＭＯＳトランスミッションゲート（スイッチング素
子）、ＩＮＶ４…センシング用のインバータ、Ｐ０，Ｐ
１，Ｐ２…ｐＭＯＳトランジスタ、Ｎ０…ｎＭＯＳトラ
ンジスタ、ＢＦ…バッファ回路（遅延回路）、ＮＤ１，
ＮＤ２…２入力ＮＡＮＤＧゲート、ＣＳ…カラム選択信
号、ＣＳ’…制御信号、ＲＥ…読み出しイネーブル信号
ＲＥ、Ｄin…書き込みデータ、Ｄout …読み出しデー
タ。
Claims (11)
- 【請求項１】読み出しポートと書き込みポートの少なく
とも一方をメモリセル内に複数有し、メモリセルにビッ
ト線または書き込み線からデータを書き込む、或いはメ
モリセルからビット線にデータを読み出す際、ビット線
に連なる複数のメモリセルのうち異なるメモリセルに対
し同時に、書き込みおよび／または読み出しが可能な半
導体記憶装置であって、 上記ビット線に接続されたプリチャージ手段と、 上記ビット線に接続され、データ読み出し時に導通し上
記プリチャージ手段から付与されたプリチャージ電位を
上記メモリセル側に伝達する相補型トランジスタ構成の
スイッチング素子と、 電源電圧に応じたパルス幅の制御信号を生成し、上記ス
イッチング素子に供給する制御信号発生回路とを有する
半導体記憶装置。 - 【請求項２】上記スイッチング素子は、上記ビット線の
途中に接続され、ソースとドレインが相互に接続された
ｎチャネル型の絶縁ゲート電界効果トランジスタおよび
ｐチャネル型の絶縁ゲート電界効果トランジスタからな
る請求項１に記載の半導体記憶装置。 - 【請求項３】上記制御信号発生回路は、上記スイッチン
グ素子の動作時に上記ｐチャネル型の絶縁ゲート電界効
果トランジスタに制御信号を印加することにより、当該
トランジスタを電源電圧に応じた長さの時間だけ導通さ
せる請求項２記載の半導体記憶装置。 - 【請求項４】上記制御信号のパルス幅は、電源電圧が高
いほど短い請求項３に記載の半導体記憶装置。 - 【請求項５】上記制御信号発生回路は、その入力端子と
上記ｐチャネル型の絶縁ゲート電界効果トランジスタの
ゲ−トに接続された出力端子との間に接続され、入力信
号を遅延させる遅延回路を含む請求項３に記載の半導体
記憶装置。 - 【請求項６】上記制御信号発生回路は、その入力端子と
上記ｐチャネル型の絶縁ゲート電界効果トランジスタの
ゲ−トに接続された出力端子との間に接続され、入力信
号を遅延させる非反転型の遅延回路と、 カスコード接続された偶数個のＮＡＮＤゲートとを有
し、 上記偶数個のＮＡＮＤゲートの一方入力のそれぞれが上
記入力端子に接続され、他方入力のそれぞれが前段のＮ
ＡＮＤゲートまたは上記遅延回路の出力に接続されてい
る請求項５に記載の半導体記憶装置。 - 【請求項７】上記制御信号発生回路は、その入力端子と
上記ｐチャネル型の絶縁ゲート電界効果トランジスタの
ゲ−トに接続された出力端子との間に接続され、入力信
号を遅延させる反転型の遅延回路と、 カスコード接続された奇数個のＮＡＮＤゲートとを有
し、 上記奇数個のＮＡＮＤゲートの一方入力のそれぞれが上
記入力端子に接続され、他方入力のそれぞれが前段のＮ
ＡＮＤゲートまたは上記遅延回路の出力に接続されてい
る請求項５に記載の半導体記憶装置。 - 【請求項８】上記遅延回路は、直列接続された複数個の
バッファからなる請求項６に記載の半導体記憶装置。 - 【請求項９】上記遅延回路は、直列接続された偶数個の
インバータからなる請求項６に記載の半導体記憶装置。 - 【請求項１０】上記メモリセルは、第１および第２の記
憶ノードを異なる電位で保持するラッチ回路と、 書き込み時に、共通の書き込みワード線の印加電圧に基
づいて、上記ラッチ回路の第１および第２の記憶ノード
に書き込み線または書き込み補線から上記電位を設定す
る２つの書き込みポートと、 上記ラッチ回路の第１の記憶ノードと上記ビット線との
間に接続され、読み出し時に、読み出しワード線の印加
電圧に基づき、かつ上記第１の記憶ノードの設定電位に
応じて、上記プリチャージ手段により予め充電されてい
るビット線の電位を変化させるための読み出しポートと
を有する請求項１に記載の半導体記憶装置。 - 【請求項１１】上記読み出しポートは、ゲートが上記第
１記憶ノードに接続され、ソースが基準電位の供給線に
接続された電荷引き抜き用トランジスタと、 上記ビット線と上記電荷引き抜き用トランジスタのドレ
インとの間に接続され、上記読み出しワード線にゲート
が接続された選択トランジスタとを有する請求項１０に
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31958699A JP2001143473A (ja) | 1999-11-10 | 1999-11-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31958699A JP2001143473A (ja) | 1999-11-10 | 1999-11-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001143473A true JP2001143473A (ja) | 2001-05-25 |
Family
ID=18111932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31958699A Pending JP2001143473A (ja) | 1999-11-10 | 1999-11-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001143473A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130234B2 (en) | 2003-12-12 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7161868B2 (en) | 2003-07-02 | 2007-01-09 | Renesas Technology Corp. | Multiport semiconductor memory device capable of sufficiently steadily holding data and providing a sufficient write margin |
| US7336533B2 (en) | 2006-01-23 | 2008-02-26 | Freescale Semiconductor, Inc. | Electronic device and method for operating a memory circuit |
| US7489540B2 (en) | 2007-05-22 | 2009-02-10 | Freescale Semiconductor, Inc. | Bitcell with variable-conductance transfer gate and method thereof |
| US7675806B2 (en) | 2006-05-17 | 2010-03-09 | Freescale Semiconductor, Inc. | Low voltage memory device and method thereof |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
| GB2510933A (en) * | 2013-02-13 | 2014-08-20 | Surecore Ltd | SRAM Cells |
-
1999
- 1999-11-10 JP JP31958699A patent/JP2001143473A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161868B2 (en) | 2003-07-02 | 2007-01-09 | Renesas Technology Corp. | Multiport semiconductor memory device capable of sufficiently steadily holding data and providing a sufficient write margin |
| US7130234B2 (en) | 2003-12-12 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7430146B2 (en) | 2003-12-12 | 2008-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7336533B2 (en) | 2006-01-23 | 2008-02-26 | Freescale Semiconductor, Inc. | Electronic device and method for operating a memory circuit |
| US7675806B2 (en) | 2006-05-17 | 2010-03-09 | Freescale Semiconductor, Inc. | Low voltage memory device and method thereof |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
| US7489540B2 (en) | 2007-05-22 | 2009-02-10 | Freescale Semiconductor, Inc. | Bitcell with variable-conductance transfer gate and method thereof |
| GB2510933A (en) * | 2013-02-13 | 2014-08-20 | Surecore Ltd | SRAM Cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3903674B2 (ja) | 半導体メモリ装置 | |
| US7486571B2 (en) | Semiconductor memory device | |
| US6333895B1 (en) | Clock synchronous semiconductor device having a reduced clock access time | |
| US8000130B2 (en) | Semiconductor memory device with sense circuit connected to sense node coupled to bit line | |
| JPH04291093A (ja) | 半導体メモリ | |
| JPH04298892A (ja) | 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ | |
| JPH10208484A (ja) | 半導体記憶装置のデータ読出回路及び半導体記憶装置 | |
| US6108254A (en) | Dynamic random access memory having continuous data line equalization except at address transition during data reading | |
| KR100680520B1 (ko) | 프리셋 스위치를 갖는 멀티-포트 메모리 셀 | |
| KR100391147B1 (ko) | 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법 | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| JP2001143473A (ja) | 半導体記憶装置 | |
| JP6578413B2 (ja) | 半導体装置 | |
| US7006403B2 (en) | Self timed bit and read/write pulse stretchers | |
| JPH07130185A (ja) | 半導体メモリ装置 | |
| US6597201B1 (en) | Dynamic predecoder circuitry for memory circuits | |
| KR100391151B1 (ko) | 동기 반도체 메모리 장치 및 그의 동작방법 | |
| JP2000215673A (ja) | 半導体記憶装置 | |
| KR0184493B1 (ko) | 싱글 데이타라인을 갖는 반도체 메모리 장치 | |
| US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
| JP3315315B2 (ja) | 半導体集積回路装置 | |
| JP2771790B2 (ja) | ビットラインセンスアンプ回路 | |
| JPH09190693A (ja) | 半導体記憶装置 | |
| KR100356795B1 (ko) | 라이트 드라이버 회로를 가지는 에스램 | |
| KR100600279B1 (ko) | 메모리 소자의 라이트 회로 |