JP2771790B2 - ビットラインセンスアンプ回路 - Google Patents
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はビットラインセンス
アンプ回路に関し、特に、リストア及びセンシングシグ
ナルの生成において、電圧調節が可能なドライバを用い
て制御信号に従い電圧スイッチングさせることにより、
パワーライン（Ｖｃｃ，Ｖｓｓ）に発生するノイズを減
少させたビットラインセンスアンプ回路に関する。
アンプ回路に関し、特に、リストア及びセンシングシグ
ナルの生成において、電圧調節が可能なドライバを用い
て制御信号に従い電圧スイッチングさせることにより、
パワーライン（Ｖｃｃ，Ｖｓｓ）に発生するノイズを減
少させたビットラインセンスアンプ回路に関する。
【０００２】
【従来の技術】図１は、従来のビットラインセンスアン
プ回路図で、ビットラインのデータをセンシングするた
めのセンスアンプ回路(11)と、Ｐ−チャンネルクロスカ
ップルラッチイネーブル信号(rtoi)及びＮ−チャンネル
クロスカップルラッチイネーブル信号(sbi) をプリチャ
ージさせる回路(12)と、動作ドライバで構成されたリス
トアシグナル回路(13)と、センシングシグナル回路(14)
で構成される。
プ回路図で、ビットラインのデータをセンシングするた
めのセンスアンプ回路(11)と、Ｐ−チャンネルクロスカ
ップルラッチイネーブル信号(rtoi)及びＮ−チャンネル
クロスカップルラッチイネーブル信号(sbi) をプリチャ
ージさせる回路(12)と、動作ドライバで構成されたリス
トアシグナル回路(13)と、センシングシグナル回路(14)
で構成される。
【０００３】従来技術の動作構成を、図２に示した動作
タイミング図を用いて詳しく説明する。図１のビットラ
インセンスアンプ回路(11)は、Ｐ−チャンネルクロスカ
ップルラッチ、Ｎ−チャンネルクロスカップルラッチ、
ビットラインプリチャージ回路、メモリセル、及びカラ
ム選択回路で構成される。
タイミング図を用いて詳しく説明する。図１のビットラ
インセンスアンプ回路(11)は、Ｐ−チャンネルクロスカ
ップルラッチ、Ｎ−チャンネルクロスカップルラッチ、
ビットラインプリチャージ回路、メモリセル、及びカラ
ム選択回路で構成される。
【０００４】前記センスアンプ回路(11)の動作を見れ
ば、プリチャージ状態で（／ＲＡＳ）信号がハイなので
（図２参照）制御信号(blp 2) はロジックハイ状態にな
ったＭＯＳトランジスタ（Ｑ５〜Ｑ７）がターンオンさ
れてビット線はＶｂｌｐレベル（≒Ｖｃｃ／２）にプリ
チャージされ、アクティブ状態で制御信号(blp 2) と
（／ＲＡＳ）信号がハイからローに転移を完了するよう
になれば、ビット線はフローティング状態になる。
ば、プリチャージ状態で（／ＲＡＳ）信号がハイなので
（図２参照）制御信号(blp 2) はロジックハイ状態にな
ったＭＯＳトランジスタ（Ｑ５〜Ｑ７）がターンオンさ
れてビット線はＶｂｌｐレベル（≒Ｖｃｃ／２）にプリ
チャージされ、アクティブ状態で制御信号(blp 2) と
（／ＲＡＳ）信号がハイからローに転移を完了するよう
になれば、ビット線はフローティング状態になる。
【０００５】一方、ワードライン(wl)がイネーブルする
とＭＯＳトランジスタ（Ｑ10）がターンオン状態なので
キャパシター(Cs)に蓄積された電荷がビットラインに伝
えられ電圧（ＢＬ）及び（／ＢＬ）の平均値である初期
電位（＝Ｖｃｃ／２）に電圧ΔＶがプラスされる。
とＭＯＳトランジスタ（Ｑ10）がターンオン状態なので
キャパシター(Cs)に蓄積された電荷がビットラインに伝
えられ電圧（ＢＬ）及び（／ＢＬ）の平均値である初期
電位（＝Ｖｃｃ／２）に電圧ΔＶがプラスされる。
【０００６】カラム選択回路は制御信号(Yi)がハイ状態
の時、ビット線とデータバス(db ，／db) とのデータト
ランスファに用いられる。前記Ｐ−チャンネルクロスカ
ップルラッチイネーブル信号(rtoi)、及びＮ−チャンネ
ルクロスカップルラッチイネーブル信号(sbi) をプリチ
ャージさせる回路(12)は、Ｎ−ＭＯＳ型トランジスタ
（Ｑ11）と（Ｑ12）のドレイン端子に（Ｖｂｌｐ）電圧
端が連結され、ノード（Ｎ３）にトランジスタ（Ｑ11）
のソース端子が連結され、トランジスタ（Ｑ13）のドレ
イン端子はノード（Ｎ３）に、ソース端子はノード（Ｎ
４）に連結され、ノード（Ｎ４）にトランジスタ（Ｑ1
2）のソース端子が連結され、前記トランジスタ（Ｑ1
1），トランジスタ（Ｑ12），（Ｑ13）のゲート端子に
制御信号端(blp 1) が共通に結合されるよう構成され
る。
の時、ビット線とデータバス(db ，／db) とのデータト
ランスファに用いられる。前記Ｐ−チャンネルクロスカ
ップルラッチイネーブル信号(rtoi)、及びＮ−チャンネ
ルクロスカップルラッチイネーブル信号(sbi) をプリチ
ャージさせる回路(12)は、Ｎ−ＭＯＳ型トランジスタ
（Ｑ11）と（Ｑ12）のドレイン端子に（Ｖｂｌｐ）電圧
端が連結され、ノード（Ｎ３）にトランジスタ（Ｑ11）
のソース端子が連結され、トランジスタ（Ｑ13）のドレ
イン端子はノード（Ｎ３）に、ソース端子はノード（Ｎ
４）に連結され、ノード（Ｎ４）にトランジスタ（Ｑ1
2）のソース端子が連結され、前記トランジスタ（Ｑ1
1），トランジスタ（Ｑ12），（Ｑ13）のゲート端子に
制御信号端(blp 1) が共通に結合されるよう構成され
る。
【０００７】前記プリチャージ回路(12)の動作を検討し
てみると、プリチャージ状態で（／ＲＡＳ）信号がハイ
なので（図２参照）制御信号(blp 1) はロジックハイ状
態を保持しておりトランジスタ（Ｑ11〜Ｑ13）はターン
オンされ、信号(roi) 及び(sbi) は電圧（Ｖｂｌｐ）レ
ベルでプリチャージされる。
てみると、プリチャージ状態で（／ＲＡＳ）信号がハイ
なので（図２参照）制御信号(blp 1) はロジックハイ状
態を保持しておりトランジスタ（Ｑ11〜Ｑ13）はターン
オンされ、信号(roi) 及び(sbi) は電圧（Ｖｂｌｐ）レ
ベルでプリチャージされる。
【０００８】一方、アクティブ状態で制御信号(blp 1)
がハイからローに転移を完了すると、第１リストアシグ
ナル回路(13)又は第１センシングシグナル回路(14)が制
御信号(blp 1) から時間遅延後にイネーブルされるクラ
ック信号（／Ｒ１，Ｓ１）により動作することができる
よう信号(rtoi)及び(sbi) はフローティング状態になる
（図２参照）。
がハイからローに転移を完了すると、第１リストアシグ
ナル回路(13)又は第１センシングシグナル回路(14)が制
御信号(blp 1) から時間遅延後にイネーブルされるクラ
ック信号（／Ｒ１，Ｓ１）により動作することができる
よう信号(rtoi)及び(sbi) はフローティング状態になる
（図２参照）。
【０００９】第１リストアシグナル回路(13)はＰ−ＭＯ
Ｓ型トランジスタ（Ｑ14）のドレイン端子に電源電圧端
（Ｖｃｃ）が連結され、ソース端子にノード（Ｎ３）が
連結され、ゲート端子にクラック信号（／Ｒ１）が入力
される。
Ｓ型トランジスタ（Ｑ14）のドレイン端子に電源電圧端
（Ｖｃｃ）が連結され、ソース端子にノード（Ｎ３）が
連結され、ゲート端子にクラック信号（／Ｒ１）が入力
される。
【００１０】クラック信号（／Ｒ１）がハイからローに
転移される時、トランジスタ（Ｑ14）がターンオンさ
れ、ノード（Ｎ３）に（Ｖｃｃ）電圧が印加されてＰ−
チャンネルクロスラッチ（Ｑ１，Ｑ２）が動作する。
転移される時、トランジスタ（Ｑ14）がターンオンさ
れ、ノード（Ｎ３）に（Ｖｃｃ）電圧が印加されてＰ−
チャンネルクロスラッチ（Ｑ１，Ｑ２）が動作する。
【００１１】第１センシングシグナル回路(14)はＮ−Ｍ
ＯＳ型トランジスタ（Ｑ15）のドレイン端子にノード
（Ｎ４）が連結され、ゲート端子にクラック信号（Ｓ
１）が入力され、ソース端子に接地電圧端（Ｖｓｓ）が
連結される。
ＯＳ型トランジスタ（Ｑ15）のドレイン端子にノード
（Ｎ４）が連結され、ゲート端子にクラック信号（Ｓ
１）が入力され、ソース端子に接地電圧端（Ｖｓｓ）が
連結される。
【００１２】クラック信号（Ｓ１）がローからハイに転
移する時、ＭＯＳトランジスタ（Ｑ15）がターンオンさ
れ、信号(sbi) に（Ｖｓｓ）接地電圧が印加され、Ｎ−
チャンネルクロスラッチ（Ｑ３，Ｑ４）が動作する。
移する時、ＭＯＳトランジスタ（Ｑ15）がターンオンさ
れ、信号(sbi) に（Ｖｓｓ）接地電圧が印加され、Ｎ−
チャンネルクロスラッチ（Ｑ３，Ｑ４）が動作する。
【００１３】
【発明が解決しようとする課題】前記従来のビットライ
ンセンスアンプ回路は信号端(rtoi)及び(sbi) に多数の
センスアンプ回路（１Ｋ個以上）が接続されているの
で、イネーブルクラック（／Ｒ１，Ｓ１）により信号(r
toi)はリストアシグナルで、信号(sbi) はセンシングシ
グナルで動作する時、急激な瞬間電流値（di／dt）がＭ
ＯＳトランジスタ（Ｑ14）乃至（Ｑ15）で発生され、結
果的にパワーライン（Ｖｃｃ， Ｖｓｓ）にノイズを誘
発するだけでなく、電源電圧の変動により一層深刻なノ
イズ現象が発生し誤動作を起こす問題点があった。
ンセンスアンプ回路は信号端(rtoi)及び(sbi) に多数の
センスアンプ回路（１Ｋ個以上）が接続されているの
で、イネーブルクラック（／Ｒ１，Ｓ１）により信号(r
toi)はリストアシグナルで、信号(sbi) はセンシングシ
グナルで動作する時、急激な瞬間電流値（di／dt）がＭ
ＯＳトランジスタ（Ｑ14）乃至（Ｑ15）で発生され、結
果的にパワーライン（Ｖｃｃ， Ｖｓｓ）にノイズを誘
発するだけでなく、電源電圧の変動により一層深刻なノ
イズ現象が発生し誤動作を起こす問題点があった。
【００１４】よって、本発明ではリストアシグナル回路
及びセンシングシグナル回路のバワーライン（Ｖｃｃ，
Ｖｓｓ）に発生する瞬間電流値（di／dt）が調節できる
よう電圧スイッチング回路を構成することにより、従来
技術の問題点であるノイズを減少させることを目的とす
る。
及びセンシングシグナル回路のバワーライン（Ｖｃｃ，
Ｖｓｓ）に発生する瞬間電流値（di／dt）が調節できる
よう電圧スイッチング回路を構成することにより、従来
技術の問題点であるノイズを減少させることを目的とす
る。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、リストアシグナル回路及びセンシング
シグナル回路に、制御信号の電圧状態により直列接続構
造又は１ボルト程度の電圧がシフトされるよう電圧スイ
ッチングが可能なドライバを追加した。本発明は、半導
体素子でビットラインのデータをリストア及びセンシン
グするためのセンスアンプ回路において、クラック信号
（／Ｒ１）により動作状態が決定されるＰ−ＭＯＳ型ト
ランジスタ（Ｑ14）よりなる第１リストアシグナル回路
と、クラック信号（Ｓ１）により動作状態が決定される
Ｎ−ＭＯＳ型トランジスタ（Ｑ15）よりなる第１センシ
ングシグナル回路と、制御信号(cont)とクラック信号
（／Ｒ２）の電圧状態により動作状態が決定される第２
リストアシグナル回路と、制御信号（／cont）とクラッ
ク信号（Ｓ２）の電圧状態により動作状態が決定される
第２センシングシグナル回路と、前記第１，第２リスト
アシグナル回路と、前記第１，第２センシングシグナル
回路とがそれぞれ並列接続された構造よりなるビットラ
インセンスアンプ回路であって、以下の特徴を有する第
１発明〜第４発明のビットラインセンスアンプ回路にあ
る。
め、本発明では、リストアシグナル回路及びセンシング
シグナル回路に、制御信号の電圧状態により直列接続構
造又は１ボルト程度の電圧がシフトされるよう電圧スイ
ッチングが可能なドライバを追加した。本発明は、半導
体素子でビットラインのデータをリストア及びセンシン
グするためのセンスアンプ回路において、クラック信号
（／Ｒ１）により動作状態が決定されるＰ−ＭＯＳ型ト
ランジスタ（Ｑ14）よりなる第１リストアシグナル回路
と、クラック信号（Ｓ１）により動作状態が決定される
Ｎ−ＭＯＳ型トランジスタ（Ｑ15）よりなる第１センシ
ングシグナル回路と、制御信号(cont)とクラック信号
（／Ｒ２）の電圧状態により動作状態が決定される第２
リストアシグナル回路と、制御信号（／cont）とクラッ
ク信号（Ｓ２）の電圧状態により動作状態が決定される
第２センシングシグナル回路と、前記第１，第２リスト
アシグナル回路と、前記第１，第２センシングシグナル
回路とがそれぞれ並列接続された構造よりなるビットラ
インセンスアンプ回路であって、以下の特徴を有する第
１発明〜第４発明のビットラインセンスアンプ回路にあ
る。
【００１６】第１発明は、前記第１，第２リストアシグ
ナル回路は、制御信号(cont)がローであり、クラック信
号（／Ｒ１，／Ｒ２）がローの時ノード（Ｎ９）に電源
電圧（Ｖｃｃ）が、ノード（Ｎ５）にＶｃｃ−Ｖｔｐの
電圧（１≒Ｖｔｐ）が順次伝えられ、制御信号(cont)が
ハイであり、クラック信号（／Ｒ１，／Ｒ２）がローの
時、ノード（Ｎ９）に電源電圧（Ｖｃｃ）が印加され、
また直列接続ＭＯＳ構造の第２リストアシグナル回路が
導通してノード（Ｎ５）にチャージを供給することを特
徴とするビットラインセンスアンプ回路にある。
ナル回路は、制御信号(cont)がローであり、クラック信
号（／Ｒ１，／Ｒ２）がローの時ノード（Ｎ９）に電源
電圧（Ｖｃｃ）が、ノード（Ｎ５）にＶｃｃ−Ｖｔｐの
電圧（１≒Ｖｔｐ）が順次伝えられ、制御信号(cont)が
ハイであり、クラック信号（／Ｒ１，／Ｒ２）がローの
時、ノード（Ｎ９）に電源電圧（Ｖｃｃ）が印加され、
また直列接続ＭＯＳ構造の第２リストアシグナル回路が
導通してノード（Ｎ５）にチャージを供給することを特
徴とするビットラインセンスアンプ回路にある。
【００１７】第２発明は、前記第１，第２センシングシ
グナル回路は、制御信号（／cont）がハイであり、クラ
ック信号（Ｓ１，Ｓ２）がハイの時、ノード（Ｎ10）と
ノード（Ｎ６）のチャージを接地電圧端（Ｖｓｓ）に取
り出し、制御信号（／cont）がローであり、クラック信
号（Ｓ１，Ｓ２）がハイの時、ノード（Ｎ10）のチャー
ジを接地電圧端（Ｖｓｓ）に取り出し、直列接続ＭＯＳ
構造の第２センシングシグナル回路が導通してノード
（Ｎ６）のチャージを接地電圧端（Ｖｓｓ）に取り出す
ことを特徴とするビットラインセンスアンプ回路にあ
る。
グナル回路は、制御信号（／cont）がハイであり、クラ
ック信号（Ｓ１，Ｓ２）がハイの時、ノード（Ｎ10）と
ノード（Ｎ６）のチャージを接地電圧端（Ｖｓｓ）に取
り出し、制御信号（／cont）がローであり、クラック信
号（Ｓ１，Ｓ２）がハイの時、ノード（Ｎ10）のチャー
ジを接地電圧端（Ｖｓｓ）に取り出し、直列接続ＭＯＳ
構造の第２センシングシグナル回路が導通してノード
（Ｎ６）のチャージを接地電圧端（Ｖｓｓ）に取り出す
ことを特徴とするビットラインセンスアンプ回路にあ
る。
【００１８】第３発明は、前記第２リストアシグナル回
路は、Ｎ−ＭＯＳ型トランジスタ（Ｑ19）とＰ−ＭＯＳ
トランジスタ（Ｑ18）のゲート端子に制御信号(cont)が
入力され、トランジスタ（Ｑ19）のソース端子に接地電
圧端（Ｖｓｓ）が連結され、トランジスタ（Ｑ19）及び
トランジスタ（Ｑ18）のドレイン端子がＰ−ＭＯＳ型ト
ランジスタ（Ｑ17）のゲート端子に連結され、トランジ
スタ（Ｑ17）のドレイン端子に電源電圧端（Ｖｃｃ）が
連結され、トランジスタ（Ｑ17）のソース端子とＰ−Ｍ
ＯＳトランジスタ（Ｑ16）のドレイン端子にトランジス
タ（Ｑ18）のソース端子が連結され、トランジスタ（Ｑ
16）のゲート端子にクラック信号（／Ｒ２）が入力さ
れ、トランジスタ（Ｑ16）のソース端子はノード（Ｎ
５）に連結されることを特徴とするビットラインセンス
アンプ回路にある。
路は、Ｎ−ＭＯＳ型トランジスタ（Ｑ19）とＰ−ＭＯＳ
トランジスタ（Ｑ18）のゲート端子に制御信号(cont)が
入力され、トランジスタ（Ｑ19）のソース端子に接地電
圧端（Ｖｓｓ）が連結され、トランジスタ（Ｑ19）及び
トランジスタ（Ｑ18）のドレイン端子がＰ−ＭＯＳ型ト
ランジスタ（Ｑ17）のゲート端子に連結され、トランジ
スタ（Ｑ17）のドレイン端子に電源電圧端（Ｖｃｃ）が
連結され、トランジスタ（Ｑ17）のソース端子とＰ−Ｍ
ＯＳトランジスタ（Ｑ16）のドレイン端子にトランジス
タ（Ｑ18）のソース端子が連結され、トランジスタ（Ｑ
16）のゲート端子にクラック信号（／Ｒ２）が入力さ
れ、トランジスタ（Ｑ16）のソース端子はノード（Ｎ
５）に連結されることを特徴とするビットラインセンス
アンプ回路にある。
【００１９】第４発明は、前記第２センシングシグナル
回路は、Ｎ−ＭＯＳ型トランジスタ（Ｑ22）とＰ−ＭＯ
Ｓ型トランジスタ（Ｑ23）のゲート端子に制御信号（／
cont）が入力され、トランジスタ（Ｑ23）のドレイン端
子に電源電圧端（Ｖｃｃ）が連結され、トランジスタ
（Ｑ23）及びトランジスタ（Ｑ22）のソース端子がＮ−
ＭＯＳ型トランジスタ（Ｑ21）のゲート端子に連結さ
れ、トランジスタ（Ｑ21）のソース端子に接地電圧端
（Ｖｓｓ）が連結され、トランジスタ（Ｑ21）のドレイ
ン端子とＮ−ＭＯＳ型トランジスタ（Ｑ20）のソース端
子にトランジスタ（Ｑ22）のドレイン端子が連結され、
トランジスタ（Ｑ20）のゲート端子にクラック信号（Ｓ
２）が入力され、トランジスタ（Ｑ20）のドレイン端子
はノード（Ｎ６）に連結されることを特徴とするビット
ラインセンスアンプ回路にある。
回路は、Ｎ−ＭＯＳ型トランジスタ（Ｑ22）とＰ−ＭＯ
Ｓ型トランジスタ（Ｑ23）のゲート端子に制御信号（／
cont）が入力され、トランジスタ（Ｑ23）のドレイン端
子に電源電圧端（Ｖｃｃ）が連結され、トランジスタ
（Ｑ23）及びトランジスタ（Ｑ22）のソース端子がＮ−
ＭＯＳ型トランジスタ（Ｑ21）のゲート端子に連結さ
れ、トランジスタ（Ｑ21）のソース端子に接地電圧端
（Ｖｓｓ）が連結され、トランジスタ（Ｑ21）のドレイ
ン端子とＮ−ＭＯＳ型トランジスタ（Ｑ20）のソース端
子にトランジスタ（Ｑ22）のドレイン端子が連結され、
トランジスタ（Ｑ20）のゲート端子にクラック信号（Ｓ
２）が入力され、トランジスタ（Ｑ20）のドレイン端子
はノード（Ｎ６）に連結されることを特徴とするビット
ラインセンスアンプ回路にある。
【００２０】また、本発明は、半導体素子のビットライ
ンのデータをリストア及びセンシングするためのセンス
アンプ回路において、制御信号(cont)とクラック信号
（／Ｒ１）の電圧状態により動作状態が決定されるリス
トアシグナル回路と、制御信号（／cont）とクラック信
号（Ｓ１）の電圧状態により動作状態が決定されるセン
シングシグナル回路とより成り、前記リストアシグナル
回路と、前記センシングシグナル回路がそれぞれプリチ
ャージ回路に並列接続されたビットラインセンスアンプ
回路であって、以下の特徴を有する第５発明、第６発明
のビットラインセンスアンプ回路にある。
ンのデータをリストア及びセンシングするためのセンス
アンプ回路において、制御信号(cont)とクラック信号
（／Ｒ１）の電圧状態により動作状態が決定されるリス
トアシグナル回路と、制御信号（／cont）とクラック信
号（Ｓ１）の電圧状態により動作状態が決定されるセン
シングシグナル回路とより成り、前記リストアシグナル
回路と、前記センシングシグナル回路がそれぞれプリチ
ャージ回路に並列接続されたビットラインセンスアンプ
回路であって、以下の特徴を有する第５発明、第６発明
のビットラインセンスアンプ回路にある。
【００２１】第５発明は、前記センシングシグナル回路
は、Ｎ−ＭＯＳ型トランジスタ（Ｑ22）とＰ−ＭＯＳ型
トランジスタ（Ｑ23）のゲート端子に制御信号（／con
t）が入力され、トランジスタ（Ｑ23）のドレイン端子
に電源電圧端（Ｖｃｃ）が連結され、トランジスタ（Ｑ
23）及びトランジスタ（Ｑ22）のソース端子がＮ−ＭＯ
Ｓ型トランジスタ（Ｑ21）のゲート端子に連結され、ト
ランジスタ（Ｑ21）のソース端子に接地電圧端（Ｖｓ
ｓ）が連結され、トランジスタ（Ｑ21）のドレイン端子
とＮ−ＭＯＳ型トランジスタ（Ｑ20）のソース端子にト
ランジスタ（Ｑ22）のドレイン端子が連結され、トラン
ジスタ（Ｑ20）のゲート端子にクラック信号（Ｓ２）が
入力され、トランジスタ（Ｑ20）のドレイン端子はノー
ド（Ｎ６）に連結されることを特徴とするビットライン
センスアンプ回路にある。
は、Ｎ−ＭＯＳ型トランジスタ（Ｑ22）とＰ−ＭＯＳ型
トランジスタ（Ｑ23）のゲート端子に制御信号（／con
t）が入力され、トランジスタ（Ｑ23）のドレイン端子
に電源電圧端（Ｖｃｃ）が連結され、トランジスタ（Ｑ
23）及びトランジスタ（Ｑ22）のソース端子がＮ−ＭＯ
Ｓ型トランジスタ（Ｑ21）のゲート端子に連結され、ト
ランジスタ（Ｑ21）のソース端子に接地電圧端（Ｖｓ
ｓ）が連結され、トランジスタ（Ｑ21）のドレイン端子
とＮ−ＭＯＳ型トランジスタ（Ｑ20）のソース端子にト
ランジスタ（Ｑ22）のドレイン端子が連結され、トラン
ジスタ（Ｑ20）のゲート端子にクラック信号（Ｓ２）が
入力され、トランジスタ（Ｑ20）のドレイン端子はノー
ド（Ｎ６）に連結されることを特徴とするビットライン
センスアンプ回路にある。
【００２２】第６発明は、前記リストアシグナル回路
は、Ｎ−ＭＯＳ型トランジスタ（Ｑ19）とＰ−ＭＯＳト
ランジスタ（Ｑ18）のゲート端子に制御信号(cont)が入
力され、トランジスタ（Ｑ19）のソース端子に接地電圧
端（Ｖｓｓ）が連結され、トランジスタ（Ｑ19）及びト
ランジスタ（Ｑ18）のドレイン端子がＰ−ＭＯＳ型トラ
ンジスタ（Ｑ17）のゲート端子に連結され、トランジス
タ（Ｑ17）のドレイン端子に電源電圧端（Ｖｃｃ）が連
結され、トランジスタ（Ｑ17）のソース端子とＰ−ＭＯ
Ｓトランジスタ（Ｑ16）のドレイン端子にトランジスタ
（Ｑ18）のソース端子が連結され、トランジスタ（Ｑ1
6）のゲート端子にクラック信号（／Ｒ２）が入力さ
れ、トランジスタ（Ｑ16）のソース端子はノード（Ｎ
５）に連結されることを特徴とするビットラインセンス
アンプ回路にある。
は、Ｎ−ＭＯＳ型トランジスタ（Ｑ19）とＰ−ＭＯＳト
ランジスタ（Ｑ18）のゲート端子に制御信号(cont)が入
力され、トランジスタ（Ｑ19）のソース端子に接地電圧
端（Ｖｓｓ）が連結され、トランジスタ（Ｑ19）及びト
ランジスタ（Ｑ18）のドレイン端子がＰ−ＭＯＳ型トラ
ンジスタ（Ｑ17）のゲート端子に連結され、トランジス
タ（Ｑ17）のドレイン端子に電源電圧端（Ｖｃｃ）が連
結され、トランジスタ（Ｑ17）のソース端子とＰ−ＭＯ
Ｓトランジスタ（Ｑ16）のドレイン端子にトランジスタ
（Ｑ18）のソース端子が連結され、トランジスタ（Ｑ1
6）のゲート端子にクラック信号（／Ｒ２）が入力さ
れ、トランジスタ（Ｑ16）のソース端子はノード（Ｎ
５）に連結されることを特徴とするビットラインセンス
アンプ回路にある。
【００２３】
【発明の実施の形態】以下、本発明を添付した図面を参
照して詳細に説明する。図３は、本発明を用いた第１実
施形態でビットラインセンスアンプ回路をあらわしたも
ので、ビットラインセンスアンプ回路(11)と、Ｐ−チャ
ンネルクロスカップルイネーブル信号(rtoi)及びＮ−チ
ャンネルクロスカップルイネーブル信号(sbi) をプリチ
ャージさせるプリチャージ回路(12)と、アクティブドラ
イバであらわされたリストアシグナル回路（13及び15）
と、センシングシグナル回路（14及び16）よりなる。
照して詳細に説明する。図３は、本発明を用いた第１実
施形態でビットラインセンスアンプ回路をあらわしたも
ので、ビットラインセンスアンプ回路(11)と、Ｐ−チャ
ンネルクロスカップルイネーブル信号(rtoi)及びＮ−チ
ャンネルクロスカップルイネーブル信号(sbi) をプリチ
ャージさせるプリチャージ回路(12)と、アクティブドラ
イバであらわされたリストアシグナル回路（13及び15）
と、センシングシグナル回路（14及び16）よりなる。
【００２４】ビットラインセンスアンプ回路(11)は、前
記図１の場合とその構成及び動作が同様なのでその構成
と動作の説明は省略する。図３のプリチャージ回路(12)
は、プリチャージ状態で信号(blp 1) はロジックハイ状
態を保持しており（図２参照）、ＭＯＳトランジスタ
（Ｑ11乃至Ｑ13）はターンオンされ、信号(rtoi)及び(s
bi) は電圧（Ｖｂｌｐ）レベルでプリチャージされ、ア
クティブ状態で(blp 1) 信号がハイからローに転移する
時、リストアシグナル回路（13又は15）、又はセンシン
グシグナル回路（14又は16）が信号(blp 1) から時間遅
延の後にイネーブルされるクラック信号（／Ｒ１，／Ｒ
２，Ｓ１，Ｓ２）、及び制御信号(cont ，／cont）によ
り動作されることができるよう、信号(rtoi)及び(sbi)
はフローティング状態となる。
記図１の場合とその構成及び動作が同様なのでその構成
と動作の説明は省略する。図３のプリチャージ回路(12)
は、プリチャージ状態で信号(blp 1) はロジックハイ状
態を保持しており（図２参照）、ＭＯＳトランジスタ
（Ｑ11乃至Ｑ13）はターンオンされ、信号(rtoi)及び(s
bi) は電圧（Ｖｂｌｐ）レベルでプリチャージされ、ア
クティブ状態で(blp 1) 信号がハイからローに転移する
時、リストアシグナル回路（13又は15）、又はセンシン
グシグナル回路（14又は16）が信号(blp 1) から時間遅
延の後にイネーブルされるクラック信号（／Ｒ１，／Ｒ
２，Ｓ１，Ｓ２）、及び制御信号(cont ，／cont）によ
り動作されることができるよう、信号(rtoi)及び(sbi)
はフローティング状態となる。
【００２５】図３の第１リストアシグナル回路(13)は、
制御信号(blp 1) から時間遅延の後にイネーブルされる
クラック信号（／Ｒ１）がハイからローに転移するとＭ
ＯＳトランジスタ（Ｑ14）がターンオンされ、信号(rto
i)にＶｃｃ電圧が加えられる。第２リストアシグナル回
路(15)は制御信号(cont)により動作する電圧スイッチン
グ回路ＭＯＳトランジスタ（Ｑ17乃至Ｑ19）とドライバ
（Ｑ16）で構成される。
制御信号(blp 1) から時間遅延の後にイネーブルされる
クラック信号（／Ｒ１）がハイからローに転移するとＭ
ＯＳトランジスタ（Ｑ14）がターンオンされ、信号(rto
i)にＶｃｃ電圧が加えられる。第２リストアシグナル回
路(15)は制御信号(cont)により動作する電圧スイッチン
グ回路ＭＯＳトランジスタ（Ｑ17乃至Ｑ19）とドライバ
（Ｑ16）で構成される。
【００２６】前記第２リストアシグナル回路(15)の構成
は、Ｎ−ＭＯＳ型トランジスタ（Ｑ19）とＰ−ＭＯＳ型
トランジスタ（Ｑ18）のゲート端子に制御信号(cont)が
入力され、トランジスタ（Ｑ19）のソース端子に接地電
圧端（Ｖｓｓ）が連結され、トランジスタ（Ｑ19）及び
（Ｑ18）のドレイン端子がＰ−ＭＯＳ型トランジスタ
（Ｑ17）のゲート端子に連結され、トランジスタ（Ｑ1
7）のドレイン端子に電源電圧端（Ｖｃｃ）が連結さ
れ、トランジスタ（Ｑ17）のソース端子とＰ−ＭＯＳ型
トランジスタ（Ｑ16）のドレイン端子にトランジスタ
（Ｑ18）のソース端子が連結され、トランジスタ（Ｑ1
6）のゲート端子にクラック信号（／Ｒ２）が入力さ
れ、トランジスタ（Ｑ16）のソース端子はノード（Ｎ
５）に連結される。
は、Ｎ−ＭＯＳ型トランジスタ（Ｑ19）とＰ−ＭＯＳ型
トランジスタ（Ｑ18）のゲート端子に制御信号(cont)が
入力され、トランジスタ（Ｑ19）のソース端子に接地電
圧端（Ｖｓｓ）が連結され、トランジスタ（Ｑ19）及び
（Ｑ18）のドレイン端子がＰ−ＭＯＳ型トランジスタ
（Ｑ17）のゲート端子に連結され、トランジスタ（Ｑ1
7）のドレイン端子に電源電圧端（Ｖｃｃ）が連結さ
れ、トランジスタ（Ｑ17）のソース端子とＰ−ＭＯＳ型
トランジスタ（Ｑ16）のドレイン端子にトランジスタ
（Ｑ18）のソース端子が連結され、トランジスタ（Ｑ1
6）のゲート端子にクラック信号（／Ｒ２）が入力さ
れ、トランジスタ（Ｑ16）のソース端子はノード（Ｎ
５）に連結される。
【００２７】制御信号(cont)はFuse、Bond PAD又は電圧
感知機の出力に接続され、ＭＯＳトランジスタ（Ｑ18）
又は（Ｑ19）の導通状態によりノード（Ｎ７）の電圧状
態を決定する。制御信号(cont)はまた（／ＲＡＳ）信号
と結合して制御信号(cont)電圧をスイッチングすること
ができる。
感知機の出力に接続され、ＭＯＳトランジスタ（Ｑ18）
又は（Ｑ19）の導通状態によりノード（Ｎ７）の電圧状
態を決定する。制御信号(cont)はまた（／ＲＡＳ）信号
と結合して制御信号(cont)電圧をスイッチングすること
ができる。
【００２８】制御信号(blp 1) で時間遅延後にイネーブ
ルされるクラック信号（／Ｒ２）がハイからローに転移
をすると、トランジスタ（Ｑ16）はターンオンされ、制
御信号(cont)の状態により決定されるノード（Ｎ７）の
電圧に相応するチャージをＭＯＳトランジスタ（Ｑ16乃
至Ｑ17）を介し信号端(rtoi)に供給する。
ルされるクラック信号（／Ｒ２）がハイからローに転移
をすると、トランジスタ（Ｑ16）はターンオンされ、制
御信号(cont)の状態により決定されるノード（Ｎ７）の
電圧に相応するチャージをＭＯＳトランジスタ（Ｑ16乃
至Ｑ17）を介し信号端(rtoi)に供給する。
【００２９】例えば、制御信号(cont)電圧がローの場
合、ＭＯＳトランジスタ（Ｑ18）が導通されると、ＭＯ
Ｓトランジスタ（Ｑ17）はダイオード特性を有すること
になり、制御信号(blp 1) で時間遅延後にイネーブルさ
れる信号（／Ｒ１，／Ｒ２）がハイからローに転移する
と、ＭＯＳトランジスタ（Ｑ14）がターンオンされ信号
端(rtoi)に（Ｖｃｃ）電圧を伝え、ＭＯＳトランジスタ
（Ｑ16乃至Ｑ17）を介し（Ｖｃｃ−Ｖｔｐ）電圧を信号
端(rtoi)に順次伝える。
合、ＭＯＳトランジスタ（Ｑ18）が導通されると、ＭＯ
Ｓトランジスタ（Ｑ17）はダイオード特性を有すること
になり、制御信号(blp 1) で時間遅延後にイネーブルさ
れる信号（／Ｒ１，／Ｒ２）がハイからローに転移する
と、ＭＯＳトランジスタ（Ｑ14）がターンオンされ信号
端(rtoi)に（Ｖｃｃ）電圧を伝え、ＭＯＳトランジスタ
（Ｑ16乃至Ｑ17）を介し（Ｖｃｃ−Ｖｔｐ）電圧を信号
端(rtoi)に順次伝える。
【００３０】反対に、制御信号(cont)電圧がハイの場
合、ＭＯＳトランジスタ（Ｑ19）がターンオンされノー
ド（Ｎ７）はローになり、信号（／Ｒ１，／Ｒ２）がハ
イからローに転移すると、ＭＯＳトランジスタ（Ｑ14）
はターンオンされ、また直列構造のＭＯＳトランジスタ
（Ｑ16乃至Ｑ17）も導通され信号端(rtoi)にチャージを
供給する。
合、ＭＯＳトランジスタ（Ｑ19）がターンオンされノー
ド（Ｎ７）はローになり、信号（／Ｒ１，／Ｒ２）がハ
イからローに転移すると、ＭＯＳトランジスタ（Ｑ14）
はターンオンされ、また直列構造のＭＯＳトランジスタ
（Ｑ16乃至Ｑ17）も導通され信号端(rtoi)にチャージを
供給する。
【００３１】第１センシングシグナル回路(14)は、制御
信号(blp 1) の時間遅延後にイネーブルされるクラック
信号（Ｓ１）がローからハイに転移すると、信号端(sb
i) に接地電圧（Ｖｓｓ）が加えられる。
信号(blp 1) の時間遅延後にイネーブルされるクラック
信号（Ｓ１）がローからハイに転移すると、信号端(sb
i) に接地電圧（Ｖｓｓ）が加えられる。
【００３２】第２センシングシグナル回路(16)は、制御
信号(cont)により動作する電圧スイッチング回路（Ｑ21
乃至Ｑ23）とドライバ（Ｑ20）で構成され、Ｎ−ＭＯＳ
型トランジスタ（Ｑ22）とＰ−ＭＯＳ型トランジスタ
（Ｑ23）のゲート端子に制御信号（／cont）が入力さ
れ、トランジスタ（Ｑ23）のドレイン端子に電源電圧端
（Ｖｃｃ）が連結され、トランジスタ（Ｑ23）及び（Ｑ
22）のソース端子がＮ−ＭＯＳ型トランジスタ（Ｑ21）
のゲート端子に連結され、（Ｑ21）のソース端子に接地
電圧端（Ｖｓｓ）が連結され、トランジスタ（Ｑ21）の
ドレイン端子とＮ−ＭＯＳ型トランジスタ（Ｑ20）のソ
ース端子にトランジスタ（Ｑ22）のドレイン端子が連結
され、トランジスタ（Ｑ20）のゲート端子にクラック信
号（Ｓ２）が入力され、トランジスタ（Ｑ20）のドレイ
ン端子はノード（Ｎ６）に連結される。
信号(cont)により動作する電圧スイッチング回路（Ｑ21
乃至Ｑ23）とドライバ（Ｑ20）で構成され、Ｎ−ＭＯＳ
型トランジスタ（Ｑ22）とＰ−ＭＯＳ型トランジスタ
（Ｑ23）のゲート端子に制御信号（／cont）が入力さ
れ、トランジスタ（Ｑ23）のドレイン端子に電源電圧端
（Ｖｃｃ）が連結され、トランジスタ（Ｑ23）及び（Ｑ
22）のソース端子がＮ−ＭＯＳ型トランジスタ（Ｑ21）
のゲート端子に連結され、（Ｑ21）のソース端子に接地
電圧端（Ｖｓｓ）が連結され、トランジスタ（Ｑ21）の
ドレイン端子とＮ−ＭＯＳ型トランジスタ（Ｑ20）のソ
ース端子にトランジスタ（Ｑ22）のドレイン端子が連結
され、トランジスタ（Ｑ20）のゲート端子にクラック信
号（Ｓ２）が入力され、トランジスタ（Ｑ20）のドレイ
ン端子はノード（Ｎ６）に連結される。
【００３３】制御信号（／cont）はFuse、Bond PAD又は
電圧感知機の出力に接続され、ＭＯＳトランジスタ（Ｑ
22乃至Ｑ23）の導通状態によりノード（Ｎ８）の電圧を
決定する。制御信号（／cont）は、また遅延された（／
ＲＡＳ）信号と共に制御信号（／cont）電圧をスイッチ
ングすることができる。
電圧感知機の出力に接続され、ＭＯＳトランジスタ（Ｑ
22乃至Ｑ23）の導通状態によりノード（Ｎ８）の電圧を
決定する。制御信号（／cont）は、また遅延された（／
ＲＡＳ）信号と共に制御信号（／cont）電圧をスイッチ
ングすることができる。
【００３４】制御信号(blp 1) で時間遅延後にイネーブ
ルされるクラック信号（Ｓ２）がローからハイに転移す
ると、ＭＯＳトランジスタ（Ｑ20）がターンオンされ、
制御信号（／cont）の状態により決定されるノード（Ｎ
８）の電圧に相応するチャージをＭＯＳトランジスタ
（Ｑ20乃至Ｑ21）を介して信号端(sbi) に供給する。
ルされるクラック信号（Ｓ２）がローからハイに転移す
ると、ＭＯＳトランジスタ（Ｑ20）がターンオンされ、
制御信号（／cont）の状態により決定されるノード（Ｎ
８）の電圧に相応するチャージをＭＯＳトランジスタ
（Ｑ20乃至Ｑ21）を介して信号端(sbi) に供給する。
【００３５】例えば、制御信号（／cont）電圧がハイの
場合、ＭＯＳトランジスタ（Ｑ22）は導通されトランジ
スタ（Ｑ21）はダイオード特性を有することになり、信
号(blp 1) で時間遅延の後にイネーブルされるクラック
信号（Ｓ１，Ｓ２）がローからハイに転移すると、ＭＯ
Ｓトランジスタ（Ｑ15）がターンオンされ信号端(sbi)
からのチャージを接地電圧端（Ｖｓｓ）に取り出すこと
になり、ＭＯＳトランジスタ（Ｑ20乃至Ｑ21）を介し信
号端(sbi) からのプリチャージを取り出す。
場合、ＭＯＳトランジスタ（Ｑ22）は導通されトランジ
スタ（Ｑ21）はダイオード特性を有することになり、信
号(blp 1) で時間遅延の後にイネーブルされるクラック
信号（Ｓ１，Ｓ２）がローからハイに転移すると、ＭＯ
Ｓトランジスタ（Ｑ15）がターンオンされ信号端(sbi)
からのチャージを接地電圧端（Ｖｓｓ）に取り出すこと
になり、ＭＯＳトランジスタ（Ｑ20乃至Ｑ21）を介し信
号端(sbi) からのプリチャージを取り出す。
【００３６】逆に、制御信号（／cont）電圧がローの場
合、トランジスタ（Ｑ23）がターンオンされノード（Ｎ
８）はハイに固定されてクラック信号（Ｓ１，Ｓ２）が
ローからハイに転移して、ＭＯＳトランジスタ（Ｑ15）
はターンオンされる。また、直列構造のＭＯＳトランジ
スタ（Ｑ20乃至Ｑ21）も導通され信号端(sbi) から接地
電圧端（Ｖｓｓ）にチャージを取り出す。
合、トランジスタ（Ｑ23）がターンオンされノード（Ｎ
８）はハイに固定されてクラック信号（Ｓ１，Ｓ２）が
ローからハイに転移して、ＭＯＳトランジスタ（Ｑ15）
はターンオンされる。また、直列構造のＭＯＳトランジ
スタ（Ｑ20乃至Ｑ21）も導通され信号端(sbi) から接地
電圧端（Ｖｓｓ）にチャージを取り出す。
【００３７】従って、２個の並列ドライバ構造で負荷
（rtoi又はsbi ）を駆動すれば、制御信号(cont ，／co
nt) の状態により信号端(rtoi)に供給されるチャージと
信号端(sbi) から引き出されるチャージを調節し得る効
果があり、ビットラインセンスアンプ回路に用いられた
パワーライン（Ｖｃｃ，Ｖｓｓ）に発生する瞬間電流値
(di ／dt) の急激な変化を防ぐことができる。
（rtoi又はsbi ）を駆動すれば、制御信号(cont ，／co
nt) の状態により信号端(rtoi)に供給されるチャージと
信号端(sbi) から引き出されるチャージを調節し得る効
果があり、ビットラインセンスアンプ回路に用いられた
パワーライン（Ｖｃｃ，Ｖｓｓ）に発生する瞬間電流値
(di ／dt) の急激な変化を防ぐことができる。
【００３８】図４は、本発明の第２の実施形態としてビ
ットラインセンスアンプ回路を示したもので、ビットラ
インセンスアンプ回路(11)と、Ｐ−チャンネルクロスカ
ップルイネーブル信号(rtoi)、及びＮ−チャンネルクロ
スカップルイネーブル信号(sbi) をプリチャージさせる
プリチャージ回路(12)と、アクティブドライバよりなる
リストアシグナル回路(15)と、センシングシグナル回路
(16)により構成されている。
ットラインセンスアンプ回路を示したもので、ビットラ
インセンスアンプ回路(11)と、Ｐ−チャンネルクロスカ
ップルイネーブル信号(rtoi)、及びＮ−チャンネルクロ
スカップルイネーブル信号(sbi) をプリチャージさせる
プリチャージ回路(12)と、アクティブドライバよりなる
リストアシグナル回路(15)と、センシングシグナル回路
(16)により構成されている。
【００３９】前記回路は電圧スイッチング回路が用いら
れたアクティブドライバのみを有し、クラック信号（／
Ｒ１，Ｓ１）により信号(rtoi)及び(sbi) を駆動してリ
ストアシグナル回路とセンシングシグナル回路とを供給
するさらに他の構成であり、制御信号（cont，／cont）
構成において（／ＲＡＳ）遅延信号で構成されたセルフ
ディレイを用いて初期にはダイオード接続構造、後には
直列構造に転換する回路構成である。
れたアクティブドライバのみを有し、クラック信号（／
Ｒ１，Ｓ１）により信号(rtoi)及び(sbi) を駆動してリ
ストアシグナル回路とセンシングシグナル回路とを供給
するさらに他の構成であり、制御信号（cont，／cont）
構成において（／ＲＡＳ）遅延信号で構成されたセルフ
ディレイを用いて初期にはダイオード接続構造、後には
直列構造に転換する回路構成である。
【００４０】図４のビットラインセンスアンプ回路は、
図１又は図３の場合とその構成及び動作が同一なのでそ
の構成と動作の説明は省略する。
図１又は図３の場合とその構成及び動作が同一なのでそ
の構成と動作の説明は省略する。
【００４１】
【発明の効果】以上説明したように、本発明による電圧
スイッチング回路が利用されたドライバを用いれば、制
御信号により電圧をスイッチングし得るようになるの
で、リストアシグナル信号端(rtoi)及びセンシングシグ
ナル信号端(sbi) にチャージを漸進的に供給したり、リ
ストアシグナル信号端(rtoi)及びセンシングシグナル信
号端(sbi) からチャージを取り出したりすることによ
り、ビットラインセンシングの時にパワーライン（Ｖｃ
ｃ，Ｖｓｓ）に発生するノイズを減少させることができ
る工業上大なる効果がある。
スイッチング回路が利用されたドライバを用いれば、制
御信号により電圧をスイッチングし得るようになるの
で、リストアシグナル信号端(rtoi)及びセンシングシグ
ナル信号端(sbi) にチャージを漸進的に供給したり、リ
ストアシグナル信号端(rtoi)及びセンシングシグナル信
号端(sbi) からチャージを取り出したりすることによ
り、ビットラインセンシングの時にパワーライン（Ｖｃ
ｃ，Ｖｓｓ）に発生するノイズを減少させることができ
る工業上大なる効果がある。
【図１】図１は、従来のビットラインセンスアンプ回路
を示す図である。
を示す図である。
【図２】図２は、ビットラインセンスアンプ回路の動作
タイミング図である。
タイミング図である。
【図３】図３は、本発明のビットラインセンスアンプ回
路の第１実施形態を示す回路図である。
路の第１実施形態を示す回路図である。
【図４】図４は、本発明のビットラインセンスアンプ回
路の第２実施形態を示す回路図である。
路の第２実施形態を示す回路図である。
１１ ビットラインセンスアンプ回路 １２ プリチャージ回路 １３ 第１リストアシグナル回路 １４ 第１センシングシグナル回路 １５ 第２リストアシグナル回路 １６ 第２センシングシグナル回路 rtoi リストアシグナル sbi センシングシグナル
Claims (6)
- 【請求項１】 半導体素子でビットラインのデータをリ
ストア及びセンシングするためのセンスアンプ回路にお
いて、 クラック信号（／Ｒ１）により動作状態が決定されるＰ
−ＭＯＳ型トランジスタ（Ｑ14）よりなる第１リストア
シグナル回路と、 クラック信号（Ｓ１）により動作状態が決定されるＮ−
ＭＯＳ型トランジスタ（Ｑ15）よりなる第１センシング
シグナル回路と、 制御信号(cont)とクラック信号（／Ｒ２）の電圧状態に
より動作状態が決定される第２リストアシグナル回路
と、 制御信号（／cont）とクラック信号（Ｓ２）の電圧状態
により動作状態が決定される第２センシングシグナル回
路と、 前記第１，第２リストアシグナル回路と、前記第１，第
２センシングシグナル回路とがそれぞれ並列接続された
構造よりなり、 前記第１，第２リストアシグナル回路は、 制御信号(cont)がローであり、クラック信号（／Ｒ１，
／Ｒ２）がローの時ノード（Ｎ９）に電源電圧（Ｖｃ
ｃ）が、ノード（Ｎ５）にＶｃｃ−Ｖｔｐの電圧（１≒
Ｖｔｐ）が順次伝えられ、 制御信号(cont)がハイであり、クラック信号（／Ｒ１，
／Ｒ２）がローの時、ノード（Ｎ９）に電源電圧（Ｖｃ
ｃ）が印加され、また直列接続ＭＯＳ構造の第２リスト
アシグナル回路が導通してノード（Ｎ５）にチャージを
供給することを特徴とするビットラインセンスアンプ回
路。 - 【請求項２】 半導体素子でビットラインのデータをリ
ストア及びセンシングするためのセンスアンプ回路にお
いて、 クラック信号（／Ｒ１）により動作状態が決定されるＰ
−ＭＯＳ型トランジスタ（Ｑ14）よりなる第１リストア
シグナル回路と、 クラック信号（Ｓ１）により動作状態が決定されるＮ−
ＭＯＳ型トランジスタ（Ｑ15）よりなる第１センシング
シグナル回路と、 制御信号(cont)とクラック信号（／Ｒ２）の電圧状態に
より動作状態が決定される第２リストアシグナル回路
と、 制御信号（／cont）とクラック信号（Ｓ２）の電圧状態
により動作状態が決定される第２センシングシグナル回
路と、 前記第１，第２リストアシグナル回路と、前記第１，第
２センシングシグナル回路とがそれぞれ並列接続された
構造よりなり、 前記第１，第２センシングシグナル回路は、 制御信号（／cont）がハイであり、クラック信号（Ｓ
１，Ｓ２）がハイの時、ノード（Ｎ10）とノード（Ｎ
６）のチャージを接地電圧端（Ｖｓｓ）に取り出し、 制御信号（／cont）がローであり、クラック信号（Ｓ
１，Ｓ２）がハイの時、ノード（Ｎ10）のチャージを接
地電圧端（Ｖｓｓ）に取り出し、直列接続ＭＯＳ構造の
第２センシングシグナル回路が導通してノード（Ｎ６）
のチャージを接地電圧端（Ｖｓｓ）に取り出すことを特
徴とするビットラインセンスアンプ回路。 - 【請求項３】 半導体素子でビットラインのデータをリ
ストア及びセンシングするためのセンスアンプ回路にお
いて、 クラック信号（／Ｒ１）により動作状態が決定されるＰ
−ＭＯＳ型トランジスタ（Ｑ14）よりなる第１リストア
シグナル回路と、 クラック信号（Ｓ１）により動作状態が決定されるＮ−
ＭＯＳ型トランジスタ（Ｑ15）よりなる第１センシング
シグナル回路と、 制御信号(cont)とクラック信号（／Ｒ２）の電圧状態に
より動作状態が決定される第２リストアシグナル回路
と、 制御信号（／cont）とクラック信号（Ｓ２）の電圧状態
により動作状態が決定される第２センシングシグナル回
路と、 前記第１，第２リストアシグナル回路と、前記第１，第
２センシングシグナル回路とがそれぞれ並列接続された
構造よりなり、 前記第２リストアシグナル回路は、 Ｎ−ＭＯＳ型トランジスタ（Ｑ19）とＰ−ＭＯＳトラン
ジスタ（Ｑ18）のゲート端子に制御信号(cont)が入力さ
れ、トランジスタ（Ｑ19）のソース端子に接地電圧端
（Ｖｓｓ）が連結され、トランジスタ（Ｑ19）及びトラ
ンジスタ（Ｑ18）のドレイン端子がＰ−ＭＯＳ型トラン
ジスタ（Ｑ17）のゲート端子に連結され、トランジスタ
（Ｑ17）のドレイン端子に電源電圧端（Ｖｃｃ）が連結
され、トランジスタ（Ｑ17）のソース端子とＰ−ＭＯＳ
トランジスタ（Ｑ16）のドレイン端子にトランジスタ
（Ｑ18）のソース端子が連結され、トランジスタ（Ｑ1
6）のゲート端子にクラック信号（／Ｒ２）が入力さ
れ、トランジスタ（Ｑ16）のソース端子はノード（Ｎ
５）に連結されることを特徴とするビットラインセンス
アンプ回路。 - 【請求項４】 半導体素子でビットラインのデータをリ
ストア及びセンシングするためのセンスアンプ回路にお
いて、 クラック信号（／Ｒ１）により動作状態が決定されるＰ
−ＭＯＳ型トランジスタ（Ｑ14）よりなる第１リストア
シグナル回路と、 クラック信号（Ｓ１）により動作状態が決定されるＮ−
ＭＯＳ型トランジスタ（Ｑ15）よりなる第１センシング
シグナル回路と、 制御信号(cont)とクラック信号（／Ｒ２）の電圧状態に
より動作状態が決定される第２リストアシグナル回路
と、 制御信号（／cont）とクラック信号（Ｓ２）の電圧状態
により動作状態が決定される第２センシングシグナル回
路と、 前記第１，第２リストアシグナル回路と、前記第１，第
２センシングシグナル回路とがそれぞれ並列接続された
構造よりなり、 前記第２センシングシグナル回路は、 Ｎ−ＭＯＳ型トランジスタ（Ｑ22）とＰ−ＭＯＳ型トラ
ンジスタ（Ｑ23）のゲート端子に制御信号（／cont）が
入力され、トランジスタ（Ｑ23）のドレイン端子に電源
電圧端（Ｖｃｃ）が連結され、トランジスタ（Ｑ23）及
びトランジスタ（Ｑ22）のソース端子がＮ−ＭＯＳ型ト
ランジスタ（Ｑ21）のゲート端子に連結され、トランジ
スタ（Ｑ21）のソース端子に接地電圧端（Ｖｓｓ）が連
結され、トランジスタ（Ｑ21）のドレイン端子とＮ−Ｍ
ＯＳ型トランジスタ（Ｑ20）のソース端子にトランジス
タ（Ｑ22）のドレイン端子が連結され、トランジスタ
（Ｑ20）のゲート端子にクラック信号（Ｓ２）が入力さ
れ、トランジスタ（Ｑ20）のドレイン端子はノード（Ｎ
６）に連結されることを特徴とするビットラインセンス
アンプ回路。 - 【請求項５】 半導体素子のビットラインのデータをリ
ストア及びセンシングするためのセンスアンプ回路にお
いて、 制御信号(cont)とクラック信号（／Ｒ１）の電圧状態に
より動作状態が決定されるリストアシグナル回路と、 制御信号（／cont）とクラック信号（Ｓ１）の電圧状態
により動作状態が決定されるセンシングシグナル回路と
より成り、 前記リストアシグナル回路と、前記センシングシグナル
回路がそれぞれプリチャージ回路に並列接続され、 前記センシングシグナル回路は、 Ｎ−ＭＯＳ型トランジスタ（Ｑ22）とＰ−ＭＯＳ型トラ
ンジスタ（Ｑ23）のゲート端子に制御信号（／cont）が
入力され、トランジスタ（Ｑ23）のドレイン端子に電源
電圧端（Ｖｃｃ）が連結され、トランジスタ（Ｑ23）及
びトランジスタ（Ｑ22）のソース端子がＮ−ＭＯＳ型ト
ランジスタ（Ｑ21）のゲート端子に連結され、トランジ
スタ（Ｑ21）のソース端子に接地電圧端（Ｖｓｓ）が連
結され、トランジスタ（Ｑ21）のドレイン端子とＮ−Ｍ
ＯＳ型トランジスタ（Ｑ20）のソース端子にトランジス
タ（Ｑ22）のドレイン端子が連結され、トランジスタ
（Ｑ20）のゲート端子にクラック信号（Ｓ２）が入力さ
れ、トランジスタ（Ｑ20）のドレイン端子はノード（Ｎ
６）に連結されることを特徴とするビットラインセンス
アンプ回路。 - 【請求項６】 半導体素子のビットラインのデータをリ
ストア及びセンシングするためのセンスアンプ回路にお
いて、 制御信号(cont)とクラック信号（／Ｒ１）の電圧状態に
より動作状態が決定されるリストアシグナル回路と、 制御信号（／cont）とクラック信号（Ｓ１）の電圧状態
により動作状態が決定されるセンシングシグナル回路と
より成り、 前記リストアシグナル回路と、前記センシングシグナル
回路がそれぞれプリチャージ回路に並列接続され、 前記リストアシグナル回路は、 Ｎ−ＭＯＳ型トランジスタ（Ｑ19）とＰ−ＭＯＳトラン
ジスタ（Ｑ18）のゲート端子に制御信号(cont)が入力さ
れ、トランジスタ（Ｑ19）のソース端子に接地電圧端
（Ｖｓｓ）が連結され、トランジスタ（Ｑ19）及びトラ
ンジスタ（Ｑ18）のドレイン端子がＰ−ＭＯＳ型トラン
ジスタ（Ｑ17）のゲート端子に連結され、トランジスタ
（Ｑ17）のドレイン端子に電源電圧端（Ｖｃｃ）が連結
され、トランジスタ（Ｑ17）のソース端子とＰ−ＭＯＳ
トランジスタ（Ｑ16）のドレイン端子にトランジスタ
（Ｑ18）のソース端子が連結され、トランジスタ（Ｑ1
6）のゲート端子にクラック信号（／Ｒ２）が入力さ
れ、トランジスタ（Ｑ16）のソース端子はノード（Ｎ
５）に連結されることを特徴とするビットラインセンス
アンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-17553 | 1994-07-20 | ||
| KR1019940017553A KR0121781B1 (ko) | 1994-07-20 | 1994-07-20 | 비트라인 센스 앰프 구동회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896581A JPH0896581A (ja) | 1996-04-12 |
| JP2771790B2 true JP2771790B2 (ja) | 1998-07-02 |
Family
ID=19388426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7184097A Expired - Fee Related JP2771790B2 (ja) | 1994-07-20 | 1995-07-20 | ビットラインセンスアンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5608680A (ja) |
| JP (1) | JP2771790B2 (ja) |
| KR (1) | KR0121781B1 (ja) |
| DE (1) | DE19526528C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378685B1 (ko) * | 2000-12-29 | 2003-04-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 센스 앰프 제어 회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4567387A (en) * | 1983-06-30 | 1986-01-28 | Rca Corporation | Linear sense amplifier |
| JPS6177198A (ja) * | 1984-09-21 | 1986-04-19 | Toshiba Corp | 半導体記憶装置 |
| US4694205A (en) * | 1985-06-03 | 1987-09-15 | Advanced Micro Devices, Inc. | Midpoint sense amplification scheme for a CMOS DRAM |
| US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
| US4980862A (en) * | 1987-11-10 | 1990-12-25 | Mosaid, Inc. | Folded bitline dynamic ram with reduced shared supply voltages |
| JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| KR920010346B1 (ko) * | 1990-05-23 | 1992-11-27 | 삼성전자 주식회사 | 반도체 메모리의 센스앰프 구동회로 |
| JP3129336B2 (ja) * | 1991-12-09 | 2001-01-29 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR0133973B1 (ko) * | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
-
1994
- 1994-07-20 KR KR1019940017553A patent/KR0121781B1/ko not_active IP Right Cessation
-
1995
- 1995-07-19 US US08/504,082 patent/US5608680A/en not_active Expired - Lifetime
- 1995-07-20 JP JP7184097A patent/JP2771790B2/ja not_active Expired - Fee Related
- 1995-07-20 DE DE19526528A patent/DE19526528C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5608680A (en) | 1997-03-04 |
| KR960005612A (ko) | 1996-02-23 |
| JPH0896581A (ja) | 1996-04-12 |
| DE19526528A1 (de) | 1996-02-01 |
| DE19526528C2 (de) | 1997-04-24 |
| KR0121781B1 (ko) | 1997-12-05 |
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