KR960005612A - 비트라인 센스앰프 회로 - Google Patents

비트라인 센스앰프 회로 Download PDF

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KR960005612A KR1019940017553A KR19940017553A KR960005612A KR 960005612 A KR960005612 A KR 960005612A KR 1019940017553 A KR1019940017553 A KR 1019940017553A KR 19940017553 A KR19940017553 A KR 19940017553A KR 960005612 A KR960005612 A KR 960005612A
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Abstract

본 발명은 비트라인 센스앰프 회로에 관한 것으로 리스토아(Restore) 및 센싱 시그날(Sensing Signal)의 생성에 있어서 전압조절이 가능한 드라이버를 이용하여 제어신호에 따라 전압 스위칭을 시킴으로써 파우어 라인(Vcc,Vss)에 야기되는 노이즈를 감소시킨 비트라인 센스앰프 회로에 관한 것이다.

Description

비트라인 센스앰프 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 비트라인 센스앰프 회로의 제1실시예를 도시한 회로도,
제4도는 본 발명의 비트라인 센스앰프 회로의 제2실시예를 도시한 회로도.

Claims (9)

  1. 반도체 소자에서 비트인의 데이타를 리스토아 및 센싱하기 위한 센스앰프에 있어서, 클럭신호 (R1) 에 의해 동작상태가 결정되는 PMOS형 트랜지스터(Q14)로 된 제1리스토아 시그날 회로와, 클럭신호(S1)에 의해 동작상태가 결정되는 NMOS형 트랜지스터(Q15)로 된 제1센싱 시그날 회로와, 제어신호(cont)와 클럭신호(S2)의 전압상태에 따라 동작상태가 결정되는 제2센싱 시그날 회로와, 제어신호 (cont)와 클럭신호(S2)의전압상태에 따라 동작상태가 결정되는 제2센싱 시그날 회로와,상기 제1, 제2리스토아 시그날 회로와, 상기 제1, 제2센싱 시그날 회로가 각각 병렬접속된 구조를 포함하는 비트라인 센스앰프 회로.
  2. 제1항에 있어서, 상기 제1, 제2리스토아 시그날 회로는, 제어신호(cont)가 로우이고, 클럭신호 (R1. R2) 가 로우일때 노드 N9에 전원전압(Vcc)이, 노드 N5에 Vcc-Vtp의 전압(≒ 1Vtp)이 순차적으로 전달되고, 제어신호(cont)가 하이이고, 클럭신호 (R1. R2) 가 로우일때 노드 N9에 전원전압(Vcc)이 인가되고, 또한 직렬 접속모스구조의 제2리스토아 시그날 회로가 도통하여 노드 N6에 차지를 공급하는 것을 특징으로 하는 비트라인 센스앰프 회로.
  3. 제1항에 있어서, 상기 제1, 제2센싱 시그날 회로는, 제어신호 (cont) 가 하이이고, 클럭신호(S1,S2)가 하이일때 노드 N10과 노드 N6의 차지를 Vss로 빼내고, 제어신호 (cont) 가 로우이고, 클럭신호(S1,S2)가 하이일때 노드N10의 차지가 Vss로 빠지고, 직렬접속모스구조의 제2센싱 시그날 회로가 도통하여 노드 N6의 차지가 Vss로 빠지는 것을 특징으로 하는 비트라인 센스앰프 회로.
  4. 제1항에 있어서, 상기 제2리스토아 시그날 회로의 구성은, NMOS형 트랜지스터 Q19와 PMOS형 트랜지스터 Q18의 게이트 단자에 제어신(cont)가 입력되고, Q19의 소오스 단자에 접지전압(Vss)가 연결되고, Q19 및 Q18의 드레인 단자가 PMOS형 트랜지스터 Q17의 게이트 단자에 연결되고, Q17의 드레인 단자에 전원전압(Vcc)가 연결되고, Q17의 소오스 단자와 PMOS형 트랜지스터 Q16의 드레인 단자에 Q18의 소오스 단자가 연결되고, Q16의 게이트 단자에 클럭신호 R2가 입력되고, Q16의 소오스 단자는 노드 5(N5)에 연결되는 비트라인 센스앰프 회로.
  5. 제1항에 있어서, 상기 제2센싱 시그날 회로는, NMOS형 트랜지스터 Q22와 PMOS형 트랜지스터 Q23의 게이트 단자에 제어신호(cont)가 입력되고, Q23의 드레인 단자에 전원전압(Vcc)가 연결되고, Q23 및 Q22의 소오스 단자가 NMOS형 트랜지스터 Q21의 게이트 단자에 연결되고, Q21의 소오스 단자에 접지전압(Vss)가 연결되고, Q21의 드레인 단자와 NMOS형 트랜지스터 Q20의 소오스 단자에 Q22의 드레인 단자가 연결되고, Q20의 게이트 단자에 클럭신호 S2가 입력되고, Q20의 드레인 단자는 노드 N6에 연결되는 비트라인 센스앰프 회로.
  6. 반도체 소자의 비트라인 데이타를 리스토아 및 센싱하기 위한 센스 앰프에 있어서, 제어신호(cont)와 클럭신호(R1)의 전압상태에 따라 동작상태가 결정되는 제3리스토아 시그날 회로와, 제어신호(cont)와 클럭신호(S1)의 전압상태에 따라 동작상태가 결정되는 제3센싱 시그날 회로와, 상기 제3리스토아 시그날 회로와,상기 제3센싱 시그날 회로가 각각 프리차지 회로에 병렬접속된 구조를 포함하는 것을 특징으로 하는 비트라인 센스앰프 회로.
  7. 제6항에 있어서, 상기 비트라인 센스앰프 회로는 제어신호(cont)와 클럭신호(R1)의 전압상태에 따라 동작상태가 결정되는 제3리스토아 시그날 회로와, 클럭신호(S1)에 의해 동작상태가 결정되는 NMOS 트랜지스터(Q15)로 된 제1센싱 시그날 회로와, 상기 제3리스토아 시그날 회로와, 상기 제1센싱 시그날 회로가 각각 프리차지 회로에 병렬접속된 구조를 포함하는 것을 특징으로 하는 비트라인 센스앰프 회로.
  8. 제6항에 있어서, 상기 비트라인 센스앰프 회로는 제어신호(cont)와 클럭신호(S1)의 전압상태에 따라 동작상태가 결정되는 제3센싱 시그날 회로와, 클럭신호(R1)에 의해 동작상태가 결정되는 PMOS 트랜지스터(Q14)로 된 제1리스토아 시그날 회로와, 상기 제3센싱 시그날 회로와, 상기 제1리스토아 시그날 회로가 각각 프리차지 회로에 병렬접속된 구조를 포함하는 것을 특징으로 하는 비트라인 센스앰프 회로.
  9. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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