DE19526528A1 - Bitleitungs-Leseverstärkerschaltkreis - Google Patents

Bitleitungs-Leseverstärkerschaltkreis

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Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf Bitleitungs-Leseverstärker­ schaltkreise und insbesondere auf einen Bitleitungs-Leseverstärkerschaltkreis, bei dem ein spannungssteuerbarer Treiber beim Erzeugen eines Wiederspeichersignals oder eines Lese­ signals verwendet wird, wobei der spannungssteuerbare Treiber einen Spannungsschaltungs­ vorgang in Abhängigkeit von einem Steuerungssignal durchführt, um die Rauschkomponente in den Spannungsversorgungsleitungen zu reduzieren.
Fig. 3 zeigt ein Schaltkreisdiagramm eines herkömmlichen Bitleitungs-Leseverstärker­ schaltkreises. Wie in dieser Zeichnung gezeigt, umfaßt der herkömmliche Bitleitungs-Lesever­ stärkerschaltkreis einen Bitleitungs-Leseverstärker 11 zum Lesen von Daten auf einer Bitlei­ tung, einen Vorspannungsschaltkreis 12 zum Vorspannen von über Kreuz gekoppelten P-Ka­ nal- und N-Kanal-Latch-Freigabesignalen rtoi und sbi, einen Wiederspeicherungs-Signalschalt­ kreis 13 und einen Lesesignalschaltkreis 14.
Die Arbeitsweise des herkömmlichen Bitleitungs-Leseverstärkerschaltkreises mit dem oben beschriebenen Aufbau wird hiernach unter Bezugnahme auf das Zeitablaufdiagramm der Fig. 4 beschrieben.
Der Bitleitungs-Leseverstärker 11 umfaßt eine kreuzweise verkoppelte N-Kanal- Latchvorrichtung, eine kreuzweise verkoppelte P-Kanal-Latchvorrichtung, einen Bitleitungs- Vorspannungsschaltkreis, eine Speicherzelle und einen Spaltenauswahlschaltkreis.
In dem Bitleitungs-Leseverstärker 11 wird die Bitleitung in einem Vorspannungszu­ stand mit einem Spannungspegel Vblp (ungefähr Vcc/2) vorgespannt. In dem Vorspannungs­ zustand wird nämlich ein Steuerungssignal blp2 logisch hoch unter der Bedingung, daß ein Si­ gnal /RAS logisch hoch ist. Als Ergebnis werden die NMOS-Transistoren Q5-Q7 angeschal­ tet, um die Vorspannungs-Bitleitung mit dem Spannungspegel Vblp (ungefähr Vcc/2) vorzu­ spannen.
Im aktiven Zustand geht das Steuerungssignal blp2 vom logisch hohen in den logisch niedrigen Zustand unter der Bedingung, daß das Signal /RAS logisch niedrig ist. Als Ergebnis geht die Bitleitung in den schwebenden Zustand über.
Wenn auf der anderen Seite die Wortleitung wl freigegeben wird, wird der NMOS- Transistor Q10 angeschaltet, um die in einem Kondensator cs gespeicherte Ladung auf die Bit­ leitung zu übertragen. Als Ergebnis wird eine Spannung von ΔV zu einer Anfangsspannung oder Vcc/2 auf der Bitleitung addiert.
Der Spaltenauswahlschaltkreis wird für den Datentransfer zwischen den Bitleitungen BL und /BL und den Datenbusleitungen db und /db verwendet, wenn sich ein Steuerungssignal yi im hohen Zustand befindet.
Der Vorspannungsschaltkreis 12 umfaßt drei NMOS-Transistoren Q11-Q13. Der NMOS-Transistor Q11 besitzt einen Gateanschluß zur Eingabe eines Steuerungssignals blp1, einen Drainanschluß zur Eingabe der Spannung Vblp und einen Sourceanschluß, der mit einem Knoten N3 verbunden ist. Der NMOS-Transistor Q12 besitzt einen Gateanschluß zur Eingabe des Steuerungssignals blp1, einen Drainanschluß zur Eingabe der Spannung Vblp und einen Sourceanschluß, der mit einem Knoten N4 verbunden ist. Der NMOS-Transistor Q13 besitzt einen Gateanschluß zur Eingabe eines Steuerungssignals blp1, einen Drainanschluß, der mit dem Knoten N3 verbunden ist, und einen Sourceanschluß, der mit dem Knoten N4 verbunden ist.
In dem Vorspannungsschaltkreis 12 werden die kreuzgekoppelten P-Kanal- und N-Ka­ nal-Latch-Freigabesignale rtoi und sbi im Vorspannungszustand mit dem Spannungspegel Vblp vorgespannt. Im Vorspannungszustand geht nämlich das Steuerungssignal blp1 in den lo­ gisch hohen Zustand unter der Bedingung daß sich das Signal /RAS im logisch hohen Zustand befindet. Als Ergebnis werden die NMOS-Transistoren Q11-Q13 angeschaltet, um die kreuz­ gekoppelten P-Kanal- und N-Kanal-Latch-Freigabesignale rtoi und sbi mit der Spannung Vblp vorzuspannen.
Im aktiven Zustand geht das Steurungssignal blp1 vom logisch hohen in den niedrigen Zustand, unter der Bedingung daß das Signal /RAS im logisch niedrigen Zustand ist. Als Er­ gebnis gehen die über Kreuz gekoppelten P-Kanal- und N-Kanal-Latch-Freigabesignale rtoi und sbi in den schwebenden Zustand, so daß die Wiederspeicher- und Lesesignalschaltkreise 13 und 14 jeweils in Abhängigkeit von Taktsignalen /R1 und S1 betrieben werden können, die nach einer vorgegebenen Zeitverzögerung von dem Steuerungssignal blp1 freigegeben werden.
Der Wiederspeichersignalschaltkreis 13 umfaßt einen PMOS-Transistor Q14. Der PMOS-Transistor Q14 besitzt einen Gateanschluß zur Eingabe des Taktsignals /R1, einen Drainanschluß, der mit einer Versorgungsspannungsquelle Vcc verbunden ist, und einen Sour­ ceanschluß, der mit dem Knoten N3 verbunden ist.
Wenn das Taktsignal /R1 vom logisch hohen in den logisch niedrigen Zustand geht, wird der PMOS-Transistor Q14 angeschaltet, um die Versorgungsspannung von der Versor­ gungsspannungsquelle Vcc zum Knoten N3 zu übertragen. Als Ergebnis wird die kreuzgekop­ pelte P-Kanal-Latchvorrichtung in Abhängigkeit von der Versorgungsspannung auf dem Kno­ ten N3 betrieben. Die kreuzgekoppelte P-Kanal-Latchvorrichtung ist mit zwei PMOS-Transi­ storen Q1 und Q2 versehen.
Der Lesesignalschaltkreis 14 umfaßt einen NMOS-Transistor Q15. Der NMOS-Transi­ stor Q15 besitzt einen Gateanschluß zur Eingabe des Taktsignals S1, einen Drainanschluß, der mit dem Knoten N4 verbunden ist, und einen Sourceanschluß, der mit einer Erdpotentialquelle Vss verbunden ist.
Wenn das Taktsignal vom logisch niedrigen in den logisch hohen Zustand geht, wird der NMOS-Transistor Q15 angeschaltet, um das Erdpotential von der Erdpotentialquelle Vss zum Knoten N4 zu übertragen. Als Ergebnis, wird die kreuzgekoppelte N-Kanal-Latchvor­ richtung in Abhängigkeit von dem Erdpotential auf dem Knoten N4 betrieben. Die kreuzge­ koppelte N-Kanal-Latchvorrichtung ist mit zwei NMOS-Transistoren Q3 und Q4 ausgestattet.
In dem oben beschriebenen, herkömmlichen Bitleitungs-Leseverstärker können die kreuzgekoppelten P-Kanal- und N-Kanal-Latch-Freigabesignal rtoi und sbi mit einer Mehrzahl von Leseverstärkern, z. B. 1k oder mehr, verbunden sein. Aus diesem Grund kann, wenn die kreuzgekoppelten P-Kanal- und N-Kanal-Latch-Freigabesignale rtoi und sbi als Wiederspei­ cher- und Lesesignale in Abhängigkeit von den Freigabetaktsignalen /R1 beziehungsweise S1 betrieben werden, ein abrupter Stromfluß di/dt in dem PMOS-Transistor Q14 und dem NMOS-Transistor Q15 auftreten, was zum Erzeugen einer Rauschkomponente in den Span­ nungsversorgungsleitungen Vcc und Vss führt. Weiterhin wird die Rauschkomponente ent­ sprechend der Änderung der Versorgungsspannung beträchtlich erhöht, was zu einem Fehlbe­ trieb in dem Schaltkreis führen kann.
Die vorliegende Erfindung wurde daher im Hinblick auf die obigen Probleme gemacht, und es ist eine Aufgabe der vorliegenden Erfindung, einen Bitleitungs-Leseverstärkerschalt­ kreis zur Verfügung zu stellen, bei dem ein Spannungsschaltungs-Schaltkreis vorgesehen ist, um den instantanen Strombetrag di/dt sowohl im Wiederspeicherschaltkreis als auch im Lese­ schaltkreis zu steuern, um die Rauschkomponente in den Spannungsversorgungsleitungen zu reduzieren.
Diese und weitere Aufgaben werden erfindungsgemäß durch den in den beigefügten Patentansprüchen definierten Bitleitungs-Leseverstärkerschaltkreis gelöst.
Insbesondere werden entsprechend der vorliegenden Erfindung die obigen und weitere Aufgaben gelöst durch einen Bitleitungs-Leseverstärkerschaltkreis zum Wiederspeichern und Lesen von Daten auf einer Bitleitung in einer Halbleitervorrichtung, welcher umfaßt: einen er­ sten Wiederspeicher-Signalschaltkreis mit einem ersten PMOS-Transistor, wobei der erste PMOS-Transistor in Abhängigkeit von einem ersten Taktsignal betrieben wird; einen ersten Lesesignalschaltkreis mit einem ersten NMOS-Transistor, wobei der erste NMOS-Transistor in Abhängigkeit von einem zweiten Taktsignal betrieben wird; einen zweiten Wiederspeicher- Signalschaltkreis, der in Abhängigkeit von einem ersten Steuerungssignal und einem dritten Taktsignal betrieben wird; und einen zweiten Lesesignalschaltkreis, der in Abhängigkeit von einem zweiten Steuerungssignal und einem vierten Taktsignal betrieben wird; wobei die ersten und zweiten Wiederspeicher-Signalschaltkreise parallel zueinander angeschlossen sind und die ersten und zweiten Lesesignalschaltkreise parallel zueinander angeschlossen sind.
Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden deutlicher aus der nachfolgenden, detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen.
Fig. 1 ist ein Schaltkreisdiagramm eines Bitleitungs-Leseverstärkerschaltkreises nach einem Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 2 ist ein Schaltkreisdiagramm eines Bitleitungs-Leseverstärkerschaltkreises nach einem alternativen Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 3 ist ein Schaltkreisdiagramm eines herkömmlichen Bitleitungs-Leseverstärker­ schaltkreises.
Fig. 4 ist ein Zeitablaufdiagramm, das die Arbeitsweise des herkömmlichen Bitleitungs- Leseverstärkerschaltkreises der Fig. 3 zeigt.
In Fig. 1 ist ein Schaltkreisdiagramm eines Bitleitungs-Leseverstärkerschaltkreises nach einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Einige Teile in dieser Zeichnung sind im wesentlichen die gleichen wie in Fig. 3. Daher bezeichnen gleiche Bezugs­ zeichen gleiche Teile.
Wie in Fig. 1 gezeigt, umfaßt der Bitleitungs-Leseverstärkerschaltkreis einen Bitlei­ tungs-Leseverstärker 11 zum Lesen von Daten auf einer Bitleitung und einen Vorspannungs­ schaltkreis 12 zum Vorspannen von über Kreuz gekoppelten P-Kanal- und N-Kanal-Latch- Freigabesignalen rtoi und sbi.
Der Bitleitungs-Leseverstärkerschaltkreis umfaßt weiterhin erste und zweite Wieder­ speicher-Signalschaltkreise 13 und 15 und erste und zweite Lesesignalschaltkreise 14 und 16, von denen jeder einen aktiven Treiber umfaßt.
Der Bitleitungs-Leseverstärker 11 ist im Aufbau und der Arbeitsweise der gleiche wie derjenige der Fig. 3, und daher werden seine Details nicht wiederholt.
Der Vorspannungsschaltkreis 12 umfaßt drei NMOS-Transistoren Q11-Q13. Der NMOS-Transistor Q11 besitzt einen Gateanschluß zur Eingabe eines Steuerungssignals blp1, einen Drainanschluß zur Eingabe der Spannung Vblp und einen Sourceanschluß, der mit einem Knoten N5 verbunden ist. Der NMOS-Transistor Q12 besitzt einen Gateanschluß zur Eingabe des Steuerungssignals blp1, einen Drainanschluß zur Eingabe der Spannung Vblp und einen Sourceanschluß, der mit einem Knoten N6 verbunden ist. Der NMOS-Transistor Q13 besitzt einen Gateanschluß zur Eingabe eines Steuerungssignals blp1, einen Drainanschluß, der mit dem Knoten N5 verbunden ist, und einen Sourceanschluß, der mit dem Knoten N6 verbunden ist.
In dem Vorspannungsschaltkreis 12 werden die kreuzgekoppelten P-Kanal- und N-Ka­ nal-Latch-Freigabesignale rtoi und sbi im Vorspannungszustand mit dem Spannungspegel Vblp vorgespannt. Im Vorspannungszustand geht nämlich das Steuerungssignal blp1 in den lo­ gisch hohen Zustand unter der Bedingung daß sich das Signal /RAS im logisch hohen Zustand befindet. Als Ergebnis werden die NMOS-Transistoren Q11-Q13 angeschaltet, um die kreuz­ gekoppelten P-Kanal- und N-Kanal-Latch-Freigabesignale rtoi und sbi mit der Spannung Vblp vorzuspannen.
Im aktiven Zustand geht das Steurungssignal blp1 vom logisch hohen in den niedrigen Zustand unter der Bedingung daß das Signal /RAS im logisch niedrigen Zustand ist. Als Er­ gebnis gehen die über Kreuz gekoppelten P-Kanal- und N-Kanal-Latch-Freigabesignale rtoi und sbi in den schwebenden Zustand, so daß die ersten und zweiten Wiederspeicher-Signal­ schaltkreise 13 und 15 und die ersten und zweiten Lesesignalschaltkreise 14 und 16 jeweils in Abhängigkeit von Taktsignalen /R1, /R2, S1 und S2 und den Steuerungssignalen cont und /cont betrieben werden können, die nach einer vorgegebenen Zeitverzögerung von dem Steue­ rungssignal blp1 freigegeben werden.
Der erste Wiederspeichersignalschaltkreis 13 umfaßt einen PMOS-Transistor Q14. Der PMOS-Transistor Q14 besitzt einen Gateanschluß zur Eingabe des Taktsignals /R1, einen Drainanschluß, der mit einer Versorgungsspannungsquelle Vcc verbunden ist, und einen Sour­ ceanschluß, der mit dem Knoten N9 verbunden ist.
Wenn das Taktsignal /R1 vom logisch hohen in den logisch niedrigen Zustand geht, wird der PMOS-Transistor Q14 angeschaltet, um die Versorgungsspannung von der Versor­ gungsspannungsquelle Vcc zum Knoten N9 zu übertragen.
Der zweite Wiederspeicher-Signalschaltkreis 15 umfaßt einen Spannungsschaltungs- Schaltkreis, der in Abhängigkeit von dem Steuerungssignal cont betrieben wird, und einen Treiber, der in Abhängigkeit von dem Taktsignal /R2 betrieben wird. Der Spannungsschal­ tungs-Schaltkreis umfaßt zwei PMOS-Transistoren Q17 und Q18 und einen NMOS-Transistor Q19. Der Treiber ist mit einem PMOS-Transistor Q16 versehen.
In dem zweiten Wiederspeicher-Signalschaltkreis 15 besitzt der PMOS-Transistor Q18 einen Gateanschluß zum Eingabe des Steuerungssignals cont, einen Drainanschluß, der mit dem Gateanschluß des PMOS-Transistors Q17 und dem Drainanschluß des NMOS-Transi­ stors Q19 verbunden ist, und einen Sourceanschluß, der mit dem Sourceanschluß des PMOS- Transistors Q17 und dem Drainanschluß des PMOS-Transistors Q16 verbunden ist. Der NMOS-Transistor Q19 besitzt einen Gateanschluß zur Eingabe des Steuerungssignals cont und einen Sourceanschluß, der mit dem Erdpotential Vss verbunden ist. Der PMOS-Transistor Q17 besitzt einen Drainanschluß, der mit der Versorgungsspannungsquelle Vcc verbunden ist. Der PMOS-Transistor Q16 besitzt einen Gateanschluß zur Eingabe des Taktsignals /R2 und einen Sourceanschluß, der mit dem Knoten N5 verbunden ist.
Das Steuerungssignal cont kann über eine Sicherung, einen Bondpunkt oder einen Spannungsdetektor erzeugt werden, um den PMOS-Transistor Q18 und den NMOS-Transi­ stor Q19 an- oder abzuschalten, um den Spannungspegel um Knoten N7 zu bestimmen. Das Steuerungssignal cont kann mit dem Signal /RAS gekoppelt sein, um eine Steuerungsspan­ nung zu schalten.
Wenn das Taktsignal /R2 vom logisch hohen in den niedrigen Zustand geht, wird der PMOS-Transistor Q16 angeschaltet, um die Spannung auf dem Knoten N7 zum Knoten N5 zu übertragen.
Wenn zum Beispiel das Steuerungssignal cont im logisch niedrigen Zustand ist, wird der PMOS-Transistor Q18 angeschaltet. In diesem Fall besitzt der PMOS-Transistor Q17 eine Diodencharakteristik. Wenn die Taktsignale /R1 und /R2 sich vom logisch hohen in den niedri­ gen Zustand ändern, werden die PMOS-Transistoren Q14 und Q16 angeschaltet. Als Ergebnis wird die Versorgungsspannung von der Versorgungsspannungsquelle Vcc über den PMOS- Transistor Q14 zum Knoten N9 übertragen. Außerdem wird eine Spannung Vcc-Vtp durch die PMOS-Transistoren Q17 und Q16 zum Knoten N5 übertragen.
Wenn aber das Steuerungssignal cont im logisch hohen Zustand ist, wird der NMOS- Transistor Q19 angeschaltet, um das Erdpotential von der Erdpotentialquelle Vss zum Knoten N7 zu übertragen, wodurch bewirkt wird, daß der PMOS-Transistor Q17 angeschaltet wird.
Wenn die Taktsignale /R1 und /R2 vom logisch hohen in den niedrigen Zustand übergehen, werden die PMOS-Transistoren Q14 und Q16 angeschaltet. Als Ergebnis wird die Versor­ gungsspannung von der Versorgungsspannungsquelle Vcc über den PMOS-Transistor Q14 zum Knoten N9 übertragen. Die Versorgungsspannung von der Versorgungsspannungsquelle Vcc wird auch über die PMOS-Transistoren Q17 und Q16 zum Knoten N5 übertragen.
Der erste Lesesignalschaltkreis 14 umfaßt einen NMOS-Transistor Q15. Der NMOS- Transistor Q15 besitzt einen Gateanschluß zur Eingabe des Taktsignals S1, einen Drainan­ schluß, der mit einem Knoten N10 verbunden ist, und einen Sourceanschluß, der mit der Erdpotentialquelle Vss verbunden ist.
Wenn das Taktsignal S1 vom logisch niedrigen in den logisch hohen Zustand geht, wird der NMOS-Transistor Q15 angeschaltet, um das Erdpotential von der Erdpotentialquelle Vss zum Knoten N10 zu übertragen.
Der zweite Lesesignalschaltkreis 16 umfaßt einen Spannungsschaltungs-Schaltkreis, der in Abhängigkeit von dem Steuerungssignal /cont betrieben wird, und einen Treiber, der in Abhängigkeit von dem Taktsignal S2 betrieben wird. Der Spannungsschaltungs-Schaltkreis umfaßt zwei NMOS-Transistoren Q21 und Q22 und einen PMOS-Transistor Q23. Der Trei­ ber ist mit einem NMOS-Transistor Q20 versehen.
In dem zweiten Lesesignalschaltkreis 16 besitzt der NMOS-Transistor Q22 einen Ga­ teanschluß zur Eingabe des Steuerungssignals /cont, einen Sourceanschluß, der mit dem Gate­ anschluß des NMOS-Transistors Q21 und dem Sourceanschluß des PMOS-Transistors Q23 verbunden ist, und einen Drainanschluß, der mit dem Drainanschluß des NMOS-Transistors Q21 und dem Sourceanschluß des NMOS-Transistors Q20 verbunden ist. Der PMOS-Transi­ stor Q23 besitzt einen Gateanschluß zur Eingabe des Steuerungssignals /cont und einen Drainanschluß, der mit der Versorgungsspannungsquelle Vcc verbunden ist. Der NMOS-Tran­ sistor Q21 besitzt einen Sourceanschluß, der mit der Erdpotentialquelle Vss verbunden ist. Der NMOS-Transistor Q29 besitzt einen Gateanschluß zur Eingabe des Taktsignals S2 und ei­ nen Drainanschluß, der mit dem Knoten N6 verbunden ist.
Das Steuerungssignal /cont kann von einer Sicherung, einem Bondfleck oder einem Spannungsdetektor erzeugt werden, um den NMOS-Transistor Q22 und den PMOS-Transi­ stor Q23 an- oder auszuschalten, um den Spannungspegel auf dem Knoten N8 zu bestimmen. Das Steuerungssignal /cont kann mit dem Signal /RAS gekoppelt werden, um eine Steue­ rungsspannung zu schalten.
Wenn das Taktsignal S2 von dem logisch niedrigen in den logisch hohen Zustand geht, wird der NMOS-Transistor Q20 angeschaltet, um die Spannung auf dem Knoten N8 zum Knoten N6 zu übertragen.
Wenn sich zum Beispiel das Steuerungssignal /cont im logisch hohen Zustand befindet, wird der NMOS-Transistor Q22 angeschaltet. In diesem Fall besitzt der NMOS-Transistor Q21 eine Diodencharakteristik. Wenn sich die Taktsignale S1 und S2 vom logisch niedrigen in den logisch hohen Zustand ändern, werden die NMOS-Transistoren Q15 und Q16 angeschal­ tet. Als Ergebnis wird die Spannung auf dem Knoten N10 über den NMOS-Transistor Q15 zur Erdpotentialquelle Vss entladen. Außerdem wird die Spannung auf dem Knoten N6 nicht über die NMOS-Transistoren Q20 und Q21 zur Erdpotentialquelle entladen.
Wenn aber das Steuerungssignal /cont im logisch niedrigen Zustand ist, wird der PMOS-Transistor Q23 angeschaltet, um die Versorgungsspannung von der Versorgungsspan­ nungsquelle Vcc zum Knoten N8 zu übertragen, wodurch bewirkt wird, daß der NMOS-Tran­ sistor Q21 angeschaltet wird. Wenn die Taktsignale S1 und S2 vom logisch niedrigen in den logisch hohen Zustand gehen, werden die NMOS-Transistoren Q15 und Q20 angeschaltet. Als Ergebnis wird die Spannung auf dem Knoten N10 über den NMOS-Transistor Q15 zur Erdpo­ tentialquelle Vss entladen. Außerdem wird die Spannung auf dem Knoten N6 über die NMOS- Transistoren Q20 und Q21 zur Erdpotentialquelle entladen.
Auf diese Weise wird eine zweifach parallele Treiberstruktur verwendet, um die Span­ nung der Last oder der über Kreuz gekoppelten P-Kanal- oder N-Kanal-Latch-Freigabesignale rtoi oder sbi in Abhängigkeit von den Steuerungssignalen cont oder /cont zu steuern. Daher hat die Verwendung der zweifach parallelen Treiberstruktur die Wirkung, eine abrupte Änderung im instantanen Strombetrag di/dt in den Spannungsversorgungsleitungen Vcc und Vss zu verhindern.
In Fig. 2 ist ein Schaltkreisdiagramm eines Bitleitungs-Leseverstärkerschaltkreises nach einem alternativen Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Einige Teile dieser Zeichnung sind im wesentlichen die gleichen wie in Fig. 1. Daher bezeichnen gleiche Bezugszeichen gleiche Teile.
Wie in Fig. 2 gezeigt, umfaßt der Bitleitungs-Leseverstärkerschaltkreis einen Bitlei­ tungsleseverstärker 11 zum Lesen von Daten auf einer Bitleitung und einen Vorspannungs­ schaltkreis 12 zum Vorspannen von kreuzgekoppelten P-Kanal- und N-Kanal-Latch-Freigabe­ signalen rtoi und sbi.
Der Bitleitungs-Leseverstärkerschaltkreis umfaßt weiterhin einen Wiederspeicher-Si­ gnalschaltkreis 15 und einen Lesesignalschaltkreis 16, von denen jeder einen aktiven Treiber umfaßt.
Entsprechend dem alternativen Ausführungsbeispiel der vorliegenden Erfindung, wird ein Wiederspeicher-Signalschaltkreis oder ein Lesesignalschaltkreis mit nur einem aktiven Treiber, der einen Spannungsschaltungs-Schaltkreis verwendet, zur Verfügung gestellt, um die kreuzgekoppelten P-Kanal- oder N-Kanal-Latch-Freigabesignale rtoi oder sbi zu treiben. Der Wiederspeicher-Signalschaltkreis wird in Abhängigkeit von einem Taktsignal /R1 und einem Steuerungssignal cont betrieben. Der Lesesignalschaltkreis wird in Abhängigkeit von einem Taktsignal S1 und einem Steuerungssignal /cont betrieben. Die Steuerungssignale cont und /cont werden von einer Selbstverzögerung erzeugt, die ein Signal /RAS verzögert. Auf diese Weise wird zuerst eine Diodenpaarstruktur aktiviert und dann eine Reihenpaarstruktur akti­ viert.
Der Bitleitungs-Leseverstärkerschaltkreis in Fig. 2 besitzt im wesentlichen den gleichen Aufbau und die gleiche Arbeitsweise wie derjenige der Fig. 1 und weitere Details werden da­ her nicht wiederholt.
Wie aus der obigen Beschreibung ersichtlich, wird entsprechend der vorliegenden Er­ findung ein Treiber, der einen Spannungsschaltungs-Schaltkreis verwendet, zur Verfügung ge­ stellt, um den Spannungsschaltvorgang in Abhängigkeit von dem Steuerungssignal durchzu­ führen. Daher werden die Spannungen der kreuzgekoppelten P-Kanal- und N-Kanal-Latch- Freigabesignale schrittweise geladen oder entladen, was zu einer Verringerung in der Rauschkomponente in den Spannungsversorgungsleitungen führt.
Auch wenn die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung zur Illu­ stration gezeigt wurden, ist für Fachleute klar, daß verschiedene Änderungen und Modifikatio­ nen, Hinzufügungen und Ersetzungen möglich sind, ohne vom Umfang und Wesen der in den beigefügten Patentansprüche definierten Erfindung abzuweichen.

Claims (8)

1. Bitleitungs-Leseverstärkerschaltkreis zum Wiederspeichern und Lesen von Daten auf einer Bitleitung in einer Halbleitervorrichtung, dadurch gekennzeichnet, daß er umfaßt:
einen ersten Wiederspeicher-Signalschaltkreis (13) mit einem ersten PMOS-Transistor (Q14), wobei der erste PMOS-Transistor in Abhängigkeit von einem ersten Taktsignal (/R1) betrieben wird;
einen ersten Lesesignalschaltkreis (14) mit einem ersten NMOS-Transistor (Q15), wo­ bei der erste NMOS-Transistor in Abhängigkeit von einem zweiten Taktsignal (S1) betrieben wird;
einen zweiten Wiederspeicher-Signalschaltkreis (15), der in Abhängigkeit von einem ersten Steuerungssignal (cont) und einem dritten Taktsignal (/R2) betrieben wird; und
einen zweiten Lesesignalschaltkreis (16), der in Abhängigkeit von einem zweiten Steuerungssignal (/cont) und einem vierten Taktsignal (S2) betrieben wird;
wobei die ersten und zweiten Wiederspeicher-Signalschaltkreise parallel zueinander an­ geschlossen sind;
wobei die ersten und zweiten Lesesignalschaltkreise parallel zueinander angeschlossen sind.
2. Bitleitungs-Leseverstärkerschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Wiederspeicher-Signalschaltkreise eine Versorgungsspannung und eine abgeschwächte Spannung zu einem ersten (N5) beziehungsweise zweiten (N9) Knoten übertragen, wenn das erste Steuerungssignal im logisch niedrigen Zustand ist und die ersten und dritten Taktsignale im logisch niedrigen Zustand sind, und die Versorgungsspannung Vcc zu den ersten und zweiten Knoten übertragen, wenn das erste Steuerungssignal im logisch hohen Zustand ist und die ersten und dritten Taktsignale im logisch niedrigen Zustand sind, wobei die abgeschwächte Spannung durch Abschwächung der Versorgungsspannung um einen gewünschten Wert erhalten wird, wobei die ersten und zweiten Knoten mit einer kreuzgekop­ pelten P-Kanal-Latchvorrichtung in einem Bitleitungsleseverstärker (11) verbunden sind.
3. Bitleitungs-Leseverstärkerschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Lesesignalschaltkreise eine Spannung auf einem ersten Knoten (N6) zu einer Erdpotentialquelle entladen, wenn das zweite Steuerungssignal im logisch hohen Zustand ist und die zweiten und vierten Taktsignale im logisch hohen Zustand sind, und die Spannung auf dem ersten Knoten und eine Spannung auf einem zweiten Knoten (N10) zur Erdpotentialquelle entladen, wenn das zweite Steuerungssignal im logisch niedrigen Zustand ist und die zweiten und vierten Taktsignale im logisch hohen Zustand sind, wobei die ersten und zweiten Knoten mit einer kreuzgekoppelten N-Kanal-Latchvorrichtung in einem Bitlei­ tungsleseverstärker (11) verbunden sind.
4. Bitleitungs-Leseverstärkerschaltkreis nach Anspruch 1, dadurch gekennzeich­ net, daß der zweite Wiederspeicher-Signalschaltkreis (15) umfaßt:
einen zweiten PMOS-Transistor (Q18) mit einem Gateanschluß zur Eingabe des ersten Steuerungssignals;
einen zweiten NMOS-Transistor (Q19) mit einem Gateanschluß zur Eingabe des ersten Steuerungssignals, einem Sourceanschluß, der mit einer Erdpotentialquelle verbunden ist, und einem Drainanschluß, der mit einem Drainanschluß des zweiten PMOS-Transistors verbunden ist;
einen dritten PMOS-Transistor (Q17) mit einem Gateanschluß, der mit den Drainanschlüssen des zweiten PMOS-Transistors und des zweiten NMOS-Transistors verbun­ den ist, einem Drainanschluß, der mit einer Versorgungsspannungsquelle verbunden ist, und
einem Sourceanschluß, der mit einem Sourceanschluß des zweiten PMOS-Transistor verbun­ den ist; und
einen vierten PMOS-Transistor (Q16) mit einem Gateanschluß zur Eingabe des dritten Taktsignals, einem Drainanschluß, der mit den Sourceanschlüssen der zweiten und drit­ ten PMOS-Transistoren verbunden ist, und einem Sourceanschluß, der mit einem Knoten (N5) verbunden ist, wobei der Knoten mit einer kreuzgekoppelten P-Kanal-Latchvorrichtung in ei­ nem Bitleitungsleseverstärker (11) verbunden ist.
5. Bitleitungs-Leseverstärkerschaltkreis nach Anspruch 1, dadurch gekennzeich­ net, daß der zweite Lesesignalschaltkreis (16) umfaßt:
einen zweiten NMOS-Transistor (Q22) mit einem Gateanschluß zur Eingabe des zweiten Steuerungssignals;
einen zweiten PMOS-Transistor (Q23) mit einem Gateanschluß zur Eingabe des zweiten Steuerungssignals, einem Drainanschluß, der mit einer Versorgungsspannungsquelle verbunden ist, und einem Sourceanschluß, der mit einem Sourceanschluß des zweiten NMOS- Transistors verbunden ist;
einen dritten NMOS-Transistor (Q20) mit einem Gateanschluß zur Eingabe des vierten Taktsignals, einem Sourceanschluß, der mit einem Drainanschluß des zweiten NMOS- Transistors verbunden ist, und einem Drainanschluß, der mit einem Knoten (N6) verbunden ist, wobei der Knoten mit einer kreuzgekoppelten N-Kanal-Latchvorrichtung in einem Bitlei­ tungsleseverstärker verbunden ist; und
einen vierten NMOS-Transistor (Q21) mit einem Gateanschluß, der mit den Sour­ ceanschlüssen des zweiten PMOS-Transistors und des zweiten NMOS-Transistors verbunden ist, einem Sourceanschluß,der mit einer Erdpotentialquelle verbunden ist, und einem Drainan­ schluß, der mit dem Drainanschluß des zweiten NMOS-Transistors und dem Sourceanschluß des dritten NMOS-Transistors verbunden ist.
6. Bitleitungs-Leseverstärkerschaltkreis zum Wiederspeichern und Lesen von Da­ ten auf einer Bitleitung in einer Halbleitervorrichtung, dadurch gekennzeichnet, daß er umfaßt:
einen ersten Wiederspeicher-Signalschaltkreis (15), der in Antwort auf ein erstes Steuerungssignal (cont) und ein erstes Taktsignal (/R1) betrieben wird; und
einen ersten Lesesignalschaltkreis (16), der in Abhängigkeit von einem zweiten Steuerungssignal (S1) und einem zweiten Taktsignal (/cont) betrieben wird;
wobei der erste Wiederspeicher-Signalschaltkreis und der erste Lesesignalschalt­ kreis parallel zu einem Vorspannungsschaltkreis (12) angeordnet sind.
7. Bitleitungs-Leseverstärkerschaltkreis nach Anspruch 6, dadurch gekennzeich­ net, daß er außerdem einen zweiten Lesesignalschaltkreis mit einem NMOS-Transistor um­ faßt, wobei der NMOS-Transistor in Abhängigkeit von einem dritten Taktsignal betrieben wird, wobei der erste Wiederspeicher-Signalschaltkreis und der zweite Lesesignalschaltkreis parallel zu dem Vorspannungsschaltkreis angeordnet sind.
8. Bitleitungs-Leseverstärkerschaltkreis nach Anspruch 6, dadurch gekennzeich­ net, daß er außerdem einen zweiten Wiederspeicher-Signalschaltkreis mit einem PMOS-Tran­ sistor umfaßt, wobei der PMOS-Transistor in Abhängigkeit von einem dritten Taktsignal be­ trieben wird, wobei der Lesesignalschaltkreis und der zweite Wiederspeicher-Signalschaltkreis parallel zu dem Vorspannungsschaltkreis angeordnet sind.
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