-
Die vorliegende Erfindung betrifft
eine Leseverstärkerschaltung,
die die Potentialdifferenz zwischen einem Paar von Bitleitungen
liest bzw. erfasst und verstärkt,
die an einen Halbleiterspeicher angeschlossen sind.
-
1 zeigt
eine herkömmliche
Hauptschaltung für
einen dynamischen Direktzugriffsspeicher (DRAM). Wie es die Figur
zeigt, gibt es eine Vielzahl von Speicherzellen M1, M2 und so weiter
in einem Speicherzellenfeld 1 eines DRAM. Jede Speicherzelle
hat dieselbe Struktur, die aus einem Kondensator 3 mit
parallelen Platten und einer N-Kanal-Typ-Metalloxid-Silizium-Halbleiter(NMOS-)Vorrichtung 2 besteht.
Eine Elektrode des Kondensators 3 ist an die Source-Elektrode
der NMOS-Vorrichtung 2 angeschlossen, während die andere Elektrode
des Kondensators an ein erstes Referenzpotential VCP angeschlossen
ist, welches das Zellenplattenpotential ist. Die Drain- und Gate-Elektroden
der NMOS-Vorrichtung 2 in der Speicherzelle M1 sind an
eine Bitleitung BL bzw. eine Wortleitung WL0 angeschlossen. Die
Drain- und Gate-Elektroden der NMOS-Vorrichtung 7 in der
Speicherzelle M2 sind jeweils an eine Bitleitung BLB und eine Wortleitung
WL1 angeschlossen.
-
Die Bitleitungen BL und BLB, die
zum Speicherzellenfeld 1 zugeführt werden, sind an eine Entzerrungsschaltung 4 angeschlossen.
Die Entzerrungsschaltung 4 wird zum Zuführen desselben Potentialpegels
auf den Bitleitungen BL und BLB verwendet und besteht aus zwei NMOS-Vorrichtungen 4a und 4b,
von welchen die Source-Elektroden zum Zwecke eines Vorladens der
Bitleitungen an ein zweites Referenzpotential VBL angeschlossen
sind. Die Drain-Elektroden der NMOS-Vorrichtungen 4a und 4b sind
jeweils an die Bitleitungen BL und BLB angeschlossen, während die
Gate-Elektroden (d. h. der NMOS-Vorrichtungen 4a und 4b)
ein Steuersignal EQM empfangen. Der Pegel des ersten Referenzpotentials
VCP und eines zweiten Potentials VBL ist in der Mitte zwischen einem
ersten Leistungspotential VSS und einem zweiten Leistungspotential
VCC. VCP und VBL werden jeweils durch eine VCP-Erzeugungsschaltung 5 und
eine VBL-Erzeugungsschaltung 6 erzeugt.
-
Eine Leseschaltung 10 ist
an die Bitleitungen BL und BLB angeschlossen. In der Leseschaltung sind
die Bitleitungen BL und BLB an Leseverstärkerknoten NA und NAB jeweils
durch NMOS-Vorrichtungen 11 und 12, die Übertragungsgatter
sind, angeschlossen. Weiterhin empfangen die Gate-Elektroden der
NMOS-Vorrichtungen 11 und 12 ein
Steuersignal TG. Wenn das Steuersignal TG aktiv wird, werden die
NMOS-Vorrichtungen 11 und 12 eingeschaltet. Folglich
werden die Knoten NA und NAB an die Bitleitungen BL und BLB jeweils
durch die NMOS-Vorrichtungen 11 und 12 angeschlossen.
-
Zwischen den Knoten NA und NAB ist
ein Leseverstärker 13,
der aus zwei P-Kanal-Typ-Metalloxid-Silizium-Halbleiter-(PMOS-)Vorrichtungen 13a und 13b besteht,
von welchen die Source-Elektroden aneinander angeschlossen sind.
Weiterhin ist zwischen dem Knoten NA und dem Knoten NAB ein zweiter
Leseverstärker 14 angeschlossen,
der aus NMOS-Vorrichtungen 14a und 14b besteht,
von welchen die Source-Elektroden aneinander angeschlossen sind.
Der Knoten NA ist an die Drain-Elektroden der PMOS-Vorrichtung 13a und
der NMOS-Vorrichtung 14a und an die Gate-Elektroden der
PMOS-Vorrichtung 13b und der NMOS-Vorrichtung 14b angeschlossen.
Der Knoten NAB ist an die Drain-Elektroden der PMOS-Vorrichtung 13b und
der NMOS-Vorrichtung 14b und an die Gate-Elektroden der PMOS-Vorrichtung 13a und
der NMOS-Vorrichtung 14a angeschlossen.
-
Die Source-Elektroden der PMOS-Vorrichtungen 13a und 13b sind
an die Drain-Elektrode
der PMOS-Vorrichtung 15 angeschlossen, von welcher die
Source-Elektrode
an das zweite Leistungspotential VCC angeschlossen ist. Die Source-Elektroden der NMOS-Vorrichtungen 14a und 14b sind
an die Drain-Elektrode der NMOS-Vorrichtung 16 angeschlossen,
von welcher die Source-Elektrode an das erste Leistungspotential
VSS angeschlossen ist. Die Gate-Elektrode der NMOS-Vorrichtung 16 empfängt ein
Leseverstärker-Aktivierungssignal
SLNG, welches das Ausgangssignal eines Inverters 17 ist,
von welchem die Eingabe ein Lesestartsignal SLNGB ist. Die Gate-Elektrode
der PMOS-Vorrichtung 15 empfängt ein weiteres Leseverstärker-Aktivierungssignal SLPG,
welches das Ausgangssignal eines Inverters 18 ist, von
welchem die Eingabe das Lesesignal SLNG ist. Die Leistungsversorgung
und die Erdung von beiden Invertern (17 und 18)
sind jeweils an das zweite Leistungspotential VCC und das erste
Leistungspotential VSS angeschlossen, so dass die Ausgangssignalpegel
(der Inverter 17 und 18) in Abhängigkeit
vom Eingangssignalpegel entweder VCC oder VSS sind.
-
Bei einem tatsächlichen DRAM wird eine Vielzahl
von Bitleitungspaaren zu einem Speicherzellenfeld 1 zugeführt. Demgemäß ist eine
Vielzahl von Leseschaltungen 10 an entsprechende Bitleitungspaare
angeschlossen. Die PMOS-Vorrichtung 15, die NMOS-Vorrichtung 16 und
die Inverter 17 und 18 können jedoch von mehreren Leseschaltern
gemeinsam genutzt werden.
-
2 zeigt
ein Wellenformdiagramm, das den Betrieb der Schaltung in 1 darstellt. Der Betrieb
eines herkömmlichen
DRAM wird nun unter Bezugnahme auf 2 beschrieben.
-
Wenn das Steuersignal EQM vom "H"-Pegel zum "L"-Pegel
abfällt,
werden die NMOS-Vorrichtungen 4a und 4b in der
Entzerrungsschaltung 4 ausgeschaltet und werden die Bitleitungen
BL und BLB vom zweiten Referenzpotential VBL getrennt. Wenn der
Potentialpegel der Wortleitung WL0 einen höheren Potentialpegel (VCC +
Vt (Schwellenspannung der NMOS-Vorrichtung 2 in der Speicherzelle
M1) + a (Betriebsspielraum der NMOS-Vorrichtung 2 in der Speicherzelle
M1)) erreicht, wird eine kleine Potentialdifferenz, die durch Speicherzellendaten
verursacht wird, zu den Bitleitungen BL und BLB geliefert. Zusätzlich steigt
dann, wenn der Potentialpegel der Wortleitung WL0 einen höheren Potentialpegel
(VCC + Vt + a) erreicht, auch das Steuersignal TG auf (VCC + Vt
+ a) an. Dies aktiviert wiederum die NMOS-Vorrichtungen 11 und 12,
und die Bitleitungen BL und BLB werden jeweils an die Knoten NA
und NAB angeschlossen.
-
Der Lesebetrieb beginnt dann, wenn
das Lesestartsignal SLNGB vom "H"-Pegel zum "L"-Pegel fällt. Wenn das Lesestartsignal
SLNGB auf "L" abfällt, veranlasst
der Inverter 17, dass das Leseverstärker-Aktivierungssignal SLNG
vom "L"-Pegel zum "H"-Pegel (VCC) ansteigt und dass das Leseverstärker-Aktivierungssignal
SLPG vom "H"-Pegel zum "L"-Pegel (VSS) abfällt. Daher werden sowohl die PMOS-Vorrichtung 15 als
auch die NMOS-Vorrichtung 16 eingeschaltet und werden die
Leseverstärker 13 und 14 aktiviert.
Die kleine Potentialdifferenz zwischen den Knoten NA und NAB, die
an die Bitleitungen BL und BLB angeschlossen sind, wird durch die gerade
aktivierten Leseverstärker 13 und 14 durch Laden
und Entladen der Knoten NA und NAB über jeweils die PMOS-Vorrichtung 15 und
NMOS-Vorrichtung 16 gelesen bzw. erfasst und verstärkt.
-
Bei einer herkömmlichen DRAM-Schaltung existiert
jedoch das folgende Problem. Wenn die Leseschaltung 10 arbeitet
(d. h. wenn sie liest und verstärkt),
wird ein Leistungsrauschen durch den Lade- und Entladestrom auf
den Bitleitungen BL und BLB erzeugt. Darüber hinaus tritt ein Spannungsabfall
bezüglich
der Leistungsversorgung aufgrund des parasitären Widerstands der Leistungsversorgungsverdrahtungen
auf, die die Leistungspotentiale VSS und VCC jeweils zu der NMOS-Vorrichtung 16 und
der PMOS-Vorrichtung 15 liefern. Das Leistungsrauschen
reduziert den Betriebsspielraum der peripheren Schaltungen.
-
US
5 508 965 und
US 5 267
203 offenbaren jeweils Speichervorrichtungen, in welchen
die Leseverstärker
gesteuert werden, um relativ langsam einzuschalten oder und einen
gut konstanten Strom zu ziehen, um dadurch einen Spitzenraum und
ein Rauschen auf den Leistungsversorgungsleitungen zu reduzieren.
-
Daher ist es die Aufgabe der vorliegenden Erfindung,
eine Halbleiterspeichervorrichtung zu schaffen, die eine Leseschaltung
aufweist, die keinen steilen Spannungsabfall an der Leistungsversorgungsspannung
verursacht. Gemäß der vorliegenden
Erfindung weist eine Halbleiterspeichervorrichtung einen Leseverstärker auf,
der eine elektrische Ladung in einer Speicherzelle erfasst bzw.
liest, eine Schalteinrichtung, die gemäß einem Steuersignal einen
Aktivierungsstrom, der zwischen dem Leseverstärker und einer Aktivierungsspannungsquelle
umschaltet, die Aktivierungsspannungen an den Leseverstärker anlegt,
so dass ein Pegel des Aktivierungsstrom einem Wert des Steuersignals
entspricht, wobei die Aktivierungsspannungen eine erste Spannung
und eine zweite Spannung enthalten, und eine Steuersignal-Ausgabeschaltung,
die das Steuersignal für
die Schalteinrichtung liefert, dadurch gekennzeichnet, dass die
Steuersignal-Ausgabeschaltung die
erste Spannung und eine Referenzspannung, die in der Mitte zwischen
der ersten Spannung und der zweiten Spannung ist, empfängt, und
ein Wert des Steuersignals eine Steuerspannung ist, die nahezu gleich
der Referenzspannung ist.
-
Die Halbleiterspeichervorrichtung
kann einen dynamischen Direktzugriffsspeicher mit einer Vielzahl
von Speicherfeldern aufweisen, wobei eine Vielzahl von Speicherzellen
in jedem der Vielzahl von Speicherfeldern jeweilige Stücke bzw.
Teile von Daten hat und wobei die Vielzahl von Speicherfeldern eine
Spannung gemeinsam nutzt, die durch eine Leistungsversorgung angelegt
wird, um auf die Teile der Daten zuzugreifen. Eine Leseschaltung
weist eine Leseeinrichtung zum Lesen eines Stroms auf, der aus der
Speicherzelle herausfließt,
entsprechend dem Stück
von Daten, und zwar beim Zugreifen auf das Stück von Daten in der Speicherzelle.
Eine Verstärkungseinrichtung
zum Entwickeln einer spezifischen Spannung entsprechend dem gelesenen Strom;
und eine Schalteinrichtung zum Zulassen, dass ein Strom, der für die Entwicklung
der spezifischen Spannung verwendet wird, zwischen der Leistungsversorgung
und der Verstärkungseinrichtung auf
eine solche Weise fließt,
dass der Strom dazwischen nicht veranlasst, dass die an die Vielzahl
von Speicherzellen angelegte Spannung abfällt.
-
Die beigefügten Zeichnungen, die in der
Beschreibung enthalten sind und einen Teil von ihr bilden, stellen
Ausführungsbeispiele
der Erfindung dar und dienen zusammen mit der Beschreibung zum Erklären des
Betriebs der Erfindung.
-
1 zeigt
die Hauptschaltung eines herkömmlichen
DRAM.
-
2 zeigt
ein Wellenformdiagramm, das den Betrieb einer herkömmlichen
Schaltung darstellt.
-
3 zeigt
die Hauptschaltung des DRAM eines ersten Ausführungsbeispiels der vorliegenden Erfindung.
-
4 zeigt
ein Wellenformdiagramm, das den Betrieb der Schaltung des ersten
Ausführungsbeispiels
darstellt.
-
5 zeigt
die Hauptschaltung des DRAM eines zweiten Ausführungsbeispiels der vorliegenden
Erfindung.
-
6 zeigt
ein Wellenformdiagramm, das den Betrieb der Schaltung des zweiten
Ausführungsbeispiels
darstellt.
-
7 zeigt
die Hauptschaltung des DRAM eines dritten Ausführungsbeispiels der vorliegenden Erfindung.
-
8 zeigt
ein Wellenformdiagramm, das den Betrieb der Schaltung des dritten
Ausführungsbeispiels
darstellt.
-
9 zeigt
die Hauptschaltung des DRAM eines vierten Ausführungsbeispiels der vorliegenden Erfindung.
-
10 zeigt
ein Wellenformdiagramm, das den Betrieb der Schaltung des vierten
Ausführungsbeispiels
darstellt.
-
11 zeigt
die Hauptschaltung des DRAM eines fünften Ausführungsbeispiels der vorliegenden Erfindung.
-
12 zeigt
ein Wellenformdiagramm, das den Betrieb der Schaltung des fünften Ausführungsbeispiels
darstellt.
-
13 zeigt
die Hauptschaltung des DRAM eines sechsten Ausführungsbeispiels der vorliegenden
Erfindung.
-
14 zeigt
ein Wellenformdiagramm, das den Betrieb der Schaltung des sechsten
Ausführungsbeispiels
darstellt.
-
Nun werden die bevorzugten Ausführungsbeispiele
der vorliegenden Erfindung detailliert unter Bezugnahme auf die
beigefügten
Zeichnungen beschrieben.
-
Erstes Ausführungsbeispiel
-
3 zeigt
die Hauptschaltung des DRAM eines ersten Ausführungsbeispiels der vorliegenden Erfindung.
-
Wie es in 3 gezeigt ist, gibt es eine Vielzahl
von Speicherzellen, die als M1, M2 und so weiter bezeichnet sind,
in einem Speicherzellenfeld 20 des DRAM. Jede Speicherzelle
hat dieselbe Struktur und besteht aus einem Kondensator 21 mit
parallelen Platten und einer NMOS-Vorrichtung 22. Eine
Elektrode des Kondensators 21 ist an die Source-Elektrode
der NMOS-Vorrichtung 22 angeschlossen, während die
andere Elektrode des Kondensators an ein erstes Referenzpotential
VCP angeschlossen ist, das das Zellenplattenpotential ist. Der Pegel
dieses ersten Referenzpotentials VCP ist etwa in der Mitte zwischen
einem ersten Leistungspotential VSS und einem zweiten Leistungspotential
VCC und wird durch eine VCP-Erzeugungsschaltung 23 erzeugt.
-
Die Drain-Elektrode der NMOS-Vorrichtung 22 in
der Speicherzelle M1, die in 3 gezeigt
ist, ist an eine Bitleitung BL angeschlossen, während die Gate-Elektrode (der
NMOS-Vorrichtung 22) an eine Wortleitung WL0 angeschlossen
ist. Gleichermaßen ist
die Drain-Elektrode der NMOS-Vorrichtung 27 in der Speicherzelle
M2 an eine Bitleitung BLB angeschlossen, während die Gate-Elektrode (der NMOS-Vorrichtung 27)
an eine Wortleitung WL1 angeschlossen ist. Die Bitleitungen BL und
BLB, die zum Speicherzellenfeld 20 geführt werden, sind an eine Entzerrungsschaltung 25 angeschlossen.
-
Die Entzerrungsschaltung 25 wird
zum Zuführen
desselben Potentialpegels zu den Bitleitungen BL und BLB verwendet
und besteht aus NMOS-Vorrichtungen 25a und 25b,
von welchen die Source-Elektroden zum Zwecke eines Vorladens der
Bitleitungen an das zweite Referenzpotential VBL angeschlossen sind.
Die Drain-Elektroden
der NMOS-Vorrichtungen 25a und 25b sind jeweils
an die Bitleitungen BL und BLB angeschlossen, und die Gate-Elektroden
(der NMOS-Vorrichtungen 25a und 25b) empfangen
das Vorlade-Steuersignal EQM. Der Pegel des zweiten Referenzpotentials
VBL ist etwa in der Mitte zwischen dem zweiten Leistungspotential
VCC und dem ersten Leistungspotential VSS und wird durch eine VBL-Erzeugungsschaltung 26 erzeugt. Eine
Leseschaltung 30 ist an die Bitleitungen BL und BLB angeschlossen.
-
In der Leseschaltung 30 sind
die Bitleitungen BL und BLB jeweils durch NMOS-Vorrichtungen 31 und 32,
die Übertragungsgatter
sind, an Leseverstärkerknoten
NA und NAB angeschlossen. Weiterhin empfangen die Gate-Elektroden
der NMOS-Vorrichtungen 31 und 32 das
Steuersignal TG. Wenn das Steuersignal TG Aktiv wird, werden die
NMOS-Vorrichtungen 31 und 32 eingeschaltet. Folglich
werden die Knoten NA und NAB jeweils über die NMOS-Vorrichtungen 31 und 32 an
die Bitleitungen BL und BLB angeschlossen.
-
Zwischen den Knoten NA und NAB ist
ein Leseverstärker 33 angeschlossen,
der aus zwei NMOS-Vorrichtungen 33a und 33b besteht,
von welchen die Source-Elektroden
aneinander angeschlossen sind. Weiterhin ist zwischen den Knoten
NA und NAB ein zweiter Leseverstärker 34 angeschlossen, der
aus zwei PMOS- Vorrichtungen 34a und 34b besteht,
von welchen die Source-Elektroden aneinander angeschlossen sind.
Der Knoten NA ist an die Drain-Elektroden der NMOS-Vorrichtung 33a und
der PMOS-Vorrichtung 34a und an die Gate-Elektroden der
NMOS-Vorrichtung 33b und der PMOS-Vorrichtung 34b angeschlossen.
Der Knoten NAB ist an die Drain-Elektrode der NMOS-Vorrichtung 33b und
der PMOS-Vorrichtung 34b und an die Gate-Elektroden der
NMOS-Vorrichtung 33a und der PMOS-Vorrichtung 34a angeschlossen.
-
Die Source-Elektroden der NMOS-Vorrichtungen 33a und 33b sind
an die Drain-Elektrode
einer NMOS-Vorrichtung 35 angeschlossen, von welcher die
Source-Elektrode
an das erste Leistungspotential VSS angeschlossen ist. Die Source-Elektroden der PMOS-Vorrichtungen 34a und 34b sind
an die Drain-Elektrode einer PMOS-Vorrichtung 36 angeschlossen,
von welcher die Source-Elektrode an das zweite Leistungspotential
VCC angeschlossen ist.
-
Die Leseschaltung 30 hat
eine Aktivierungssignal-Erzeugungsschaltung, die das erste Aktivierungssignal
SLNG und das zweite Aktivierungssignal SLPG erzeugt. Die Aktivierungssignal-Erzeugungsschaltung
besteht aus einem ersten Inverter 37 und einem zweiten
Inverter 38. Das Eingangssignal des Inverters 37 ist
das Lesestartsignal SLNGB, welches eines der Steuersignale ist,
und das Ausgangssignal des Inverters (37) ist das erste
Aktivierungssignal SLNG. Das Eingangssignal des Inverters 38 ist
das erste Aktivierungssignal SLNG und das Ausgangssignal (des Inverters 38)
ist das zweite Aktivierungssignal SLPG. Das erste und das zweite
Aktivierungssignal SLNG und SLPG sind logisch komplementär.
-
Der Inverter 38 besteht
aus einer PMOS-Vorrichtung 38a und einer NMOS-Vorrichtung 38b.
Die Gate-Elektroden der PMOS-Vorrichtung 38a und der NMOS-Vorrichtung 38b empfangen
das Aktivierungssignal SLNG, während
die Drain-Elektroden der
PMOS-Vorrichtung 38a und der NMOS-Vorrichtung 38b aneinander
angeschlossen sind. Die Source-Elektrode der PMOS-Vorrichtung 38a ist
an das zweite Leistungspotential VCC angeschlossen. Die Source-Elektrode
der NMOS-Vorrichtung 38b ist
an das zweite Referenzpotential VBL angeschlossen, was ungleich
einer herkömmlichen
Schaltung ist. Das Ausgangssignal des Inverters 37 (das
erste Aktivierungssignal SLNG) wird zum Gate der NMOS-Vorrichtung 35 geliefert,
während
das Ausgangssignal des Inverters 38 (das zweite Aktivierungssignal
SLPG) zum Gate der PMOS-Vorrichtung 36 geliefert wird.
-
Nur eine Leseschaltung 30 ist
in 3 gezeichnet, um
ein Verstehen zu erleichtern, obwohl es in einer tatsächlichen
DRAM-Schaltung eine Vielzahl von Bitleitungspaaren gibt, die zum
Speicherzellenfeld 20 geführt werden, und eine Vielzahl
von Leseschaltungen 30, die an die entsprechenden Bitleitungspaare
angeschlossen sind. Jedoch können
die NMOS-Vorrichtung 35, die PMOS-Vorrichtung 36 und
die Inverter 37 und 38 von vielen Leseschaltungen
gemeinsam genutzt werden.
-
4 zeigt
ein Wellenformdiagram, das den Betrieb der Schaltung in 3 darstellt. Der Betrieb der
Schaltung des ersten Ausführungsbeispiels
wird nun unter Bezugnahme auf 4 beschrieben.
-
Wenn das Steuersignal EQM vom "H"-Pegel zum "L"-Pegel
geht, treten die NMOS-Vorrichtungen 25a und 25b in
der Entzerrungsschaltung 25 beide in einen Aus-Zustand ein und werden
die Bitleitungen BL und BLB vom zweiten Referenzpotential VBL getrennt.
Nun wird dann, wenn das Potential der Wortleitung WL0 einen höheren Potentialpegel
(VCC + Vt + a) erreicht, eine kleine Potentialdifferenz, die durch Speicherzellendaten
veranlasst wird, auf den Bitleitungen BL und BLB erzeugt. Weiterhin
steigt dann, wenn die Wortleitung WL0 einen höheren Potentialpegel (VCC +
Vt + a) erreicht, das Steuersignal TG bis auf (VCC + Vt + a) an,
und werden die NMOS-Vorrichtungen 31 und 32 aktiviert.
Folglich werden die Bitleitungen BL und BLB jeweils an die Knoten
NA und NAB angeschlossen.
-
Der Lesebetrieb startet dann, wenn
das Lesestartsignal SLNGB vom "H"-Pegel zum "L"-Pegel abfällt. Wenn das Lesestartsignal
SLNGB auf "L" abfällt, veranlasst
der Inverter 37, dass das erste Aktivierungssignal SLNG
vom "L"-Pegel zum "H"-Pegel (VCC)
ansteigt. Als Ergebnis wird die NMOS-Vorrichtung 38b aktiviert
und fällt
das zweite Aktivierungssignal SLPG vom "H"-Pegel
zum "L"-Pegel ab. Der "L"-Pegel
des zweiten Aktivierungssignals SLPG ist das zweite Referenzpotential
VBL, welches nun durch die NMOS-Vorrichtung 38b fließt.
-
Somit werden sowohl die NMOS-Vorrichtung 35,
von welcher die Eingabe der "H"-Pegel des Aktivierungssignals SLNG ist,
als auch die PMOS-Vorrichtung 36, von welcher die Eingabe
der "L"-Pegel des Aktivierungssignals
SLPG ist, eingeschaltet, und werden die Leseverstärker 33 und 34 aktiviert.
Die kleine Potentialdifferenz zwischen den Knoten NA und NAB, die
an die Bitleitungen BL und BLB angeschlossen sind, wird durch die
aktivierten Leseverstärker 33 und 34 durch
Laden und Entladen der Knoten NA und NAB durch jeweils die PMOS-Vorrichtung 36 und
die NMOS-Vorrichtung 35 gelesen und verstärkt. Somit
wird die kleine Potentialdifferenz zwischen den Bitleitungen BL
und BLB groß genug, um
durch die entsprechende Speicherzelle gespeichert zu werden.
-
Wie es oben beschrieben ist, besteht
ein wichtiger Aspekt der Schaltungsstruktur des ersten Ausführungsbeispiels
darin, dass der "L"-Pegel des zweiten
Aktivierungssignals SLPG, welches die Ausgabe des Inverters 38 ist,
das zweite Referenzpotential VBL (nahezu (VSS + VCC)/2) ist, und
dieses zweite Referenzpotential VBL zur Gate-Elektrode der PMOS-Vorrichtung 36 geliefert
wird. Demgemäß werden
die folgenden Vorteile (a), (b) und (c) erreicht.
- (a)
Beim Laden und Entladen ist der Leitungswiderstand der PMOS-Vorrichtung 36 höher, und der
Spannungsabfall (der PMOS-Vorrichtung 36) ist größer als
diejenigen einer herkömmlichen Schaltung
[RCS1], der das erste Leistungspotential VSS zugeführt wird.
Folglich wird der Spannungsabfall; der durch den parasitären Widerstand
von Leistungsversorgungsverdrahtungen verursacht wird, erniedrigt,
und wird der charakteristische Betriebsspielraum besser als derjenige der
herkömmlichen
Schaltung, die mit dem ersten Leistungspotential VSS versorgt wird.
- (b) Das Gate-Potential der PMOS-Vorrichtung 36 ist
das zweite Referenzpotential VBL, welches nahezu (VSS + VCC)/2 ist.
Die Kennlinie eines Drain-Stroms über einer Source-Drain-Spannung ist
unterschiedlich von derjenigen bei einer herkömmlichen Schaltung, und die
PMOS-Vorrichtung 36 wirkt als Konstantstromquelle. Daher
werden die Bitleitungen BL und BLB durch die Konstantstromquelle
geladen, und der Spitzenstrom zum Laden wird reduziert. Folglich
wird ein Leistungsrauschen reduziert.
- (c) Da die PMOS-Vorrichtung 36 durch das zweite Referenzpotential
VBL aktiviert wird, welches der Vorlade-Potentialpegel für das Paar
von Bitleitungen BL und BLB ist, ist die Zeit, die es für die PMOS-Vorrichtung 36 dauert,
die Knoten NA und NAB zu laden, selbst dann konstant, wenn sich das
zweite Referenzpotential VBL ändert.
Die PMOS-Vorrichtung 36 wählt einen eingestellten Ladestrom
in Abhängigkeit
von dem vorgeladenen Potential der Bitleitungen BL und BLB aus.
-
Beispielsweise dann, wenn das vorgeladene Potential
der Bitleitung NA δV
(Potentialdifferenz zwischen Bitleitungen, welche bei einer Neuverteilung einer
elektrischen Ladung in einer Speicherzelle mit einer elektrischen
Ladung auf Bitleitungen auftritt) höher als (VSS + VCC)/2 ist,
ist das Volumen von vorgeladenen Elektronen kleiner als dasjenige
von (VSS + VCC)/2. Andererseits wird dann, wenn der "L"-Pegel des zweiten Aktivierungssignals
SLPG δV
wird, was höher
als (VSS + VCC)/2 ist, die PMOS-Vorrichtung 36, die eine
Effizienz für
den Leseverstärker 33 aktiviert,
erniedrigt werden, und der Ladestrom für die Bitleitung BL wird erniedrigt
werden. Folglich ist, gleichgültig
um wie viel sich der Pegel des zweiten Referenzpotentials VBL ändert, eine
Ladezeit konstant.
-
Zweites Ausführungsbeispiel
-
5 zeigt
die Hauptschaltung des DRAM eines zweiten Ausführungsbeispiels der vorliegenden
Erfindung. Die Namensgebungskonventionen für die Elemente in 5 sind dieselben wie für diejenigen
in 3. Die DRAM-Schaltung
des zweiten Ausführungsbeispiels
hat wie diejenige des ersten Ausführungsbeispiels ein Speicherzellenfeld 20,
eine Entzerrungsschaltung 25, eine VCP-Erzeugungsschaltung 23, eine
VBL-Erzeugungsschaltung 26, von welchen alle dieselben
wie diejenigen beim ersten Ausführungsbeispiel
sind, und eine Leseschaltung 40, die unterschiedlich von
derjenigen in 3 ist.
-
Die Leseschaltung 40 ist
an die Bitleitungen BL und BLB angeschlossen. In der Leseschaltung 40 sind
die Bitleitungen BL und BLB mittels jeweiliger NMOS-Vorrichtungen 41 und 42,
die Übertragungsgatter
sind, an die Leseverstärkerknoten
NA und NAB angeschlossen. Zusätzlich
gibt es zwei Leseverstärker 43 und 44 zwischen
den Knoten NA und NAB in der Leseschaltung 40.
-
Der erste Leseverstärker 43 besteht
aus zwei NMOS-Vorrichtungen 43a und 43b, von welchen
die Source-Elektroden aneinander angeschlossen sind. Der zweite
Leseverstärker 44 besteht
aus zwei PMOS-Vorrichtungen 44a und 44b, von welchen
die Source-Elektroden auch aneinander angeschlossen sind. Der Knoten
NA ist an die Drain-Elektroden der NMOS-Vorrichtung 43a und
der PMOS-Vorrichtung 44a und
an die Gate-Elektroden der NMOS-Vorrichtungen 43b und der
PMOS-Vorrichtung 44b angeschlossen. Der Knoten NAB ist
an die Drain-Elektroden
der NMOS-Vorrichtung 43b und der PMOS-Vorrichtung 44b und
an die Gate-Elektroden der NMOS-Vorrichtung 43a und der
PMOS-Vorrichtung 44a angeschlossen.
-
Die Source-Elektroden der NMOS-Vorrichtungen 43a und 43b sind
an die Drain-Elektrode
einer NMOS-Vorrichtung 45 angeschlossen, von welcher die
Source-Elektrode
an das erste Leistungspotential VSS angeschlossen ist. Die Source-Elektroden der PMOS-Vorrichtungen 44a und 44b sind
an die Drain-Elektrode einer PMOS-Vorrichtung 46 angeschlossen,
von welcher die Source-Elektrode an das zweite Leistungspotential
VCC angeschlossen ist.
-
Die Leseschaltung 40 hat
eine Aktivierungssignal-Erzeugungsschaltung, die ein erstes Aktivierungssignal
SLNG und ein zweites Aktivierungssignal SLPG erzeugt. Die Aktivierungssignal-Erzeugungsschaltung
besteht aus einem ersten Inverter 47 und einem zweiten
Inverter 48. Das Eingangssignal des Inverters 47 ist
das Lesestartsignal SLNGB, welches eines der Steuersignale ist,
und das Ausgangssignal (des Inverters 47) ist das erste
Aktivierungssignal SLNG. Das Eingangssignal des Inverters 48 ist das
erste Aktivierungssignal SLNG und das Ausgangssignal (des Inverters 48)
ist das zweite Aktivierungssignal SLPG. Das erste Aktivierungssignal SLNG
und das zweite Aktivierungssignal SLPG sind logisch komplementär.
-
Der Inverter 48 besteht
aus den PMOS-Vorrichtungen 48a und 48b. Die Gate-Elektrode der PMOS-Vorrichtung 48a empfängt das
erste Aktivierungssignal SLNG, während
die Gate-Elektrode der PMOS-Vorrichtung 48b das Lesestartsignal
SLNGB empfängt.
Die Drain-Elektroden der PMOS-Vorrichtung 48a und der PMOS-Vorrichtung 48b sind
aneinander angeschlossen. Die Source-Elektrode der PMOS-Vorrichtung 48a ist
an das zweite Leistungspotential VCC angeschlossen. Die Source-Elektrode der
PMOS-Vorrichtung 48b ist an das zweite Referenzpotential
VBL angeschlossen. Das Ausgangssignal des Inverters 47 (das
erste Aktivierungssignal SLNG) wird zum Gate der NMOS-Vorrichtung 45 geliefert,
während
das Ausgangssignal des Inverters 48 (das zweite Aktivierungssignal
SLPG) zum Gate der PMOS-Vorrichtung 46 geliefert wird.
-
Nur eine Leseschaltung 40 ist
in 5 gezeichnet, um
ein Verstehen zu erleichtern, obwohl bei einer tatsächlichen
DRAM-Schaltung es eine Vielzahl von Bitleitungspaaren gibt, die
zu dem Speicherzellenfeld 20 zugeführt werden, und es demgemäß eine Vielzahl
von Leseschaltungen 40 gibt, die an die entsprechenden Bitleitungspaare
angeschlossen sind. Jedoch können
die NMOS-Vorrichtung 45, die PMOS-Vorrichtung 46 und
die Inverter 47 und 48 von vielen Leseschaltungen
gemeinsam genutzt werden.
-
6 ist
ein Wellenformdiagramm, das einen Betrieb der Schaltung in 5 darstellt. Der Betrieb
des zweiten Ausführungsbeispiels
wird nun unter Bezugnahme auf 6 beschrieben.
-
Der DRAM-Betrieb des zweiten Ausführungsbeispiels
ist grundsätzlich
derselbe wie derjenige des ersten Ausführungsbeispiels. Die NMOS-Vorrichtungen 25a und 25b in
der Entzerrungsschaltung 25 sind abgetrennt bzw. ausgeschaltet,
wenn das Vorlade-Steuersignal EQM "L" wird.
Zusätzlich
werden die NMOS-Vorrichtungen 41 und 42 eingeschaltet
und werden die Bitleitungen BL und BLB jeweils an die Knoten NA
und NAB angeschlossen. Der obige Betrieb ist derselbe wie derjenige
des ersten Ausführungsbeispiels.
-
Der Lesebetrieb startet dann, wenn
das Lesestartsignal SLNGB vom "H"-Pegel zum "L"-Pegel abfällt. Wenn das Lesestartsignal
SLNGB auf "L" abfällt, wird
veranlasst, dass das erste Aktivierungssignal SLNG vom "L"-Pegel zum "H"-Pegel
(VCC) durch den Inverter 47 ansteigt. Weiterhin wird die PMOS-Vorrichtung 48b eingeschaltet
und fällt
das zweite Aktivierungssignal SLPG vom "H"-Pegel
zum "L"-Pegel ab. Der "L"-Pegel
des zweiten Aktivierungssignals SLPG ist das zweite Referenzpotential VBL,
das nun durch die PMOS-Vorrichtung 48b fließt.
-
Somit werden sowohl die NMOS-Vorrichtung 45,
von welcher die Eingabe der "H"-Pegel des Aktivierungssignals SLNG ist,
als auch die PMOS-Vorrichtung 46, von welcher die Eingabe
der "L"-Pegel des Aktivierungssignals
SLPG ist, eingeschaltet, und werden die Leseverstärker 43 und 44 aktiviert.
Die kleine Potentialdifferenz zwischen den Knoten NA und NAB, die
an die Bitleitungen BL und BLB angeschlossen sind, wird durch die
aktivierten Leseverstärker 43 und 44 durch
Laden und Entladen der Knoten NA und NAB über jeweils die PMOS-Vorrichtung 46 und
die NMOS-Vorrichtung 45 gelesen und verstärkt. Daher
wird die kleine Potentialdifferenz zwischen den Bitleitungen BL
und BLB groß genug, um
die durch die entsprechende Speicherzelle gespeichert zu werden.
-
Wie es oben beschrieben ist, besteht
ein wichtiger Aspekt der Schaltungsstruktur des zweiten Ausführungsbeispiels
darin, dass der "L"-Pegel des zweiten
Aktivierungssignals SLPG, welcher auf das zweite Referenzpotential
VBL eingestellt wird, zur Gate-Elektrode der PMOS-Vorrichtung 46 geliefert wird.
Folglich werden die Vorteile (a), (b) und (c) des ersten Ausführungsbeispiels
ebenso erreicht. Weiterhin ist die Abfallzeit des zweiten Aktivierungssignals SLPG
eine Inverterstufe schneller als diejenige einer herkömmlichen
Schaltung. Dies ist deshalb so, weil die PMOS-Vorrichtung 48b des
Inverters 48 durch das Lesestartsignal SLNGB (eher als
durch SLNG) aktiviert wird.
-
Drittes Ausführungsbeispiel
-
7 zeigt
die Hauptschaltung des DRAM eines dritten Ausführungsbeispiels der vorliegenden Erfindung.
Die Namensgebungskonventionen für
die Elemente in 3, in 5 und in 7 sind dieselben. Die DRAM-Schaltung
des dritten Ausführungsbeispiels,
wie diejenige des ersten und des zweiten Ausführungsbeispiels, hat ein Speicherzellenfeld 20, eine
Entzerrungsschaltung 25, eine VCP-Erzeugungsschaltung 23, eine
VBL-Erzeugungsschaltung 26, von welchen alle dieselben
wie diejenigen beim ersten Ausführungsbeispiel
sind, und eine Leseschaltung 50, die unterschiedlich von
derjenigen in 3 und
in 5 ist.
-
Die Leseschaltung 50 ist
an die Bitleitungen BL und BLB angeschlossen. In der Leseschaltung 50 sind
die Bitleitungen BL und BLB an die Leseverstärkerknoten NA und NAB jeweils
mittels NMOS-Vorrichtungen 51 und 52 angeschlossen,
welche Übertragungsgatter
sind. Zusätzlich
gibt es zwei Leseverstärker 53 und 54 zwischen
den Knoten NA und NAB in der Leseschaltung 50. Der erste
Leseverstärker 53 besteht
aus zwei NMOS-Vorrichtungen 53a und 53b, von welchen
die Source-Elektroden aneinander angeschlossen sind. Der zweite
Leseverstärker 54 besteht
aus zwei PMOS-Vorrichtungen 54a und 54b, von welchem
die Source-Elektroden aneinander angeschlossen sind.
-
Der Knuten NA ist an die Drain-Elektroden der
NMOS-Vorrichtung 53a und der PMOS-Vorrichtung 54a und
an die Gate-Elektroden der NMOS-Vorrichtung 53b und der
PMOS-Vorrichtung 54b angeschlossen. Der Knoten NAB ist
an die Drain-Elektroden
der NMOS-Vorrichtung 53b und der PMOS-Vorrichtung 54b und
an die Gate-Elektroden der NMOS-Vorrichtung 53a und der
PMOS-Vorrichtung 54a angeschlossen. Die Source-Elektroden
der NMOS-Vorrichtungen 53a und 53b sind an die Drain-Elektrode
einer NMOS-Vorrichtung 55 angeschlossen, von welcher die
Source-Elektrode an das erste Leistungspotential VSS angeschlossen
ist. Die Source-Elektroden der PMOS-Vorrichtungen 54a und 54b sind
an die Drain-Elektrode
einer PMOS-Vorrichtung 56 angeschlossen, von welcher die
Source-Elektrode
an das zweite Leistungspotential VCC angeschlossen ist.
-
Die Leseschaltung 50, die
unterschiedlich von derjenigen beim ersten und beim zweiten Ausführungsbeispiel
ist, hat eine Aktivierungssignal-Erzeugungsschaltung, die ein erstes
Aktivierungssignal SLNG und ein zweites Aktivierungssignal SLPG
erzeugt. Die Aktivierungssignal-Erzeugungsschaltung besteht aus
einem ersten Inverter 57 und einem zweiten Inverter 58.
Das Eingangssignal des Inverters 57 ist das Lesestartsignal
SLNGB, welches eines der Steuersignale ist, und das Ausgangssignal
des Inverters 57 ist das erste Aktivierungssignal SLNG. Das
Eingangssignal des Inverters 58 ist das erste Aktivierungssignal
SLNG und das Ausgangssignal des Inverters 58 ist das zweite
Aktivierungssignal SLPG. Das erste Aktivierungssignal SLNG und das
zweite Aktivierungssignal SLPG sind logisch komplernentär. Der Inverter 58 besteht
aus einer PMOS-Vorrichtung 58a, einer PMOS-Vorrichtung 58b und
einer NMOS-Vorrichtung 58c.
-
Die Gate-Elektroden der PMOS-Vorrichtung 58a und
der NMOS-Vorrichtung 58c empfangen das erste Aktivierungssignal
SLNG, während
die Gate-Elektrode der PMOS-Vorrichtung 58b das Lesestartsignal
SLNGB empfängt.
Die Drain-Elektroden
der PMOS-Vorrichtung 58a, der PMOS-Vorrichtung 58b und
der NMOS-Vorrichtung 58c sind
aneinander angeschlossen. Die Source-Elektrode der PMOS-Vorrichtung 58a ist
an das zweite Leistungspotential VCC angeschlossen. Die Source-Elektroden
der PMOS-Vorrichtung 58b und der NMOS-Vorrichtung 58c sind
an das zweite Referenzpotential VBL angeschlossen. Das Ausgangssignal
des Inverters 57 (das erste Aktivierungssignal SLNG) wird
zum Gate der NMOS-Vorrichtung 55 geliefert,
während das
Ausgangssignal des Inverters 58 (das zweite Aktivierungssignal
SLPG) zum Gate der PMOS-Vorrichtung 56 geliefert wird.
-
Nur eine Leseschaltung 50 ist
in 7 gezeichnet, um
ein Verstehen zu erleichtern, obwohl es eine Vielzahl von Leseschaltungen
gibt, die an eine Vielzahl von Bitleitungen in einer tatsächlichen DRAM-Schaltung
angeschlossen sind.
-
8 ist
ein Wellenformdiagramm, das den Betrieb der Schaltung in 7 darstellt. Der Betrieb der
Schaltung in 7 wird
nun unter Bezugnahme auf 8 beschrieben.
-
Das DRAM-Verhalten des dritten Ausführungsbeispiels
ist grundsätzlich
dasselbe wie dasjenige des ersten und des zweiten Ausführungsbeispiels.
Die NMOS-Vorrichtungen 25a und 25b in
der Entzerrungsschaltung 25 werden abgeschaltet bzw. aufgetrennt,
wenn das Vorlade-Steuersignal EQM "L" wird.
Zusätzlich
werden die NMOS-Vorrichtungen 51 und 52 eingeschaltet
und werden die Bitleitungen BL und BLB jeweils an die Knoten NA
und NAB angeschlossen. Der obige Betrieb ist derselbe wie derjenige
des ersten und des zweiten Ausführungsbeispiels. Der
Lesebetrieb startet dann, wenn das Lesestartsignal SLNGB vom "H"-Pegel zum "L"-Pegel
abfällt. Wenn
das Lesestartsignal SLNGB "L" wird, wird durch
den Inverter 57 veranlasst, dass das erste Aktivierungssignal
SLNG vom "L"-Pegel zum "H"-Pegel (VCC) ansteigt. Weiterhin wird
die PMOS-Vorrichtung 58b eingeschaltet und fällt: das
zweite Aktivierungssignal SLPG vom "H"-Pegel
zum "L"-Pegel ab. Die NMOS-Vorrichtung 58c wird
auch aktiviert, obwohl dies aufgrund der Ausbreitungsverzögerung des
Inverters 57 nach der Aktivierung der PMOS-Vorrichtung 58b erfolgt.
Die aktivierte NMOS-Vorrichtung 58c stabilisiert den Pegel
des zweiten Aktivierungssignals SLPG und der "L"-Pegel
des zweiten Aktivierungssignals SLPG wird auf den zweiten Referenzpotentialpegel
VBL fixiert bzw. festgelegt.
-
Somit werden sowohl die NMOS-Vorrichtung 55,
von welcher die Eingabe der "H"-Pegel des Aktivierungssignals SLNG ist,
als auch die PMOS-Vorrichtung 56, von welcher die Eingabe
der "L"-Pegel des Aktivierungssignals
SLPG ist, eingeschaltet und werden die Leseverstärker 53 und 54 aktiviert.
Die kleine Potentialdifferenz zwischen den Knoten NA und NAB, die
an die Bitleitungen BL und BLB angeschlossen sind, wird durch die
aktivierten Leseverstärker 53 und 54 durch
Laden und Entladen der Knoten NA und NAB durch jeweils die PMOS-Vorrichtung 56 und
die NMOS-Vorrichtung 55 gelesen und verstärkt. Daher
wird die kleine Potentialdifferenz zwischen den Bitleitungen BL
und BLB groß genug, um
durch die entsprechende Speicherzelle gespeichert zu werden.
-
Wie es oben beschrieben ist, besteht
ein wichtiger Aspekt der Schaltungsstruktur des dritten Ausführungsbeispiels
darin, dass der "L"-Pegel des zweiten
Aktivierungssignals SLPG, welches auf das zweite Referenzpotential
VBL ((VSS + VCC)/2) eingestellt ist, zur Gate-Elektrode der PMOS-Vorrichtung 56 geliefert
wird. Folglich werden die Vorteile (a) und (b) des ersten und des
zweiten Ausführungsbeispiels
auch erreicht. Zusätzlich
ist die Abfallzeit des zweiten Aktivierungssignals SLPG um eine
Inverterstufe schneller als diejenige einer herkömmlichen Schaltung, da die
PMOS-Vorrichtung 58b des Inverters 58 durch das
Lesestartsignal SLNGB aktiviert wird. Weiterhin stabilisiert der
NMOS-Transistor 58c des
Inverters 58 den Pegel des zweiten Aktivierungssignals
SLPG, und wird der "L"-Pegel des zweiten Aktivierungssignals
SLPG auf den zweiten Referenzpotentialpegel VBL fixiert bzw. festgelegt.
-
Viertes Ausführungsbeispiel
-
9 zeigt
die Hauptschaltung des DRAM eines vierten Ausführungsbeispiels der vorliegenden Erfindung.
Die Namensgebungskonventionen für
die Elemente bei diesem Ausführungsbeispiel
sind dieselben wie diejenigen der früher präsentierten Ausführungsbeispiele
(3, 5 und 7).
Jedoch ist, während
das elektrische Potential des zweiten Aktivierungssignals SLPG beim
ersten Ausführungsbeispiel
das zweite Referenzpotential VBL ist, das elektrische Potential
des Aktivierungssignals (SLPG) bei diesem Ausführungsbeispiel das erste Referenzpotential
VCP.
-
Die DRAM-Schaltung des vierten Ausführungsbeispiels
besteht aus einem Speicherzellenfeld 20, einer Entzerrungsschaltung 25,
einer VCP-Erzeugungsschaltung 23,
einer VBL-Erzeugungsschaltung 26 und einer Leseschaltung 60,
zu welcher das erste Referenzpotential VCP geliefert wird.
-
Die Leseschaltung 60, die
nahezu dieselbe Struktur wie die Leseschaltung in 3 hat, ist an die Bitleitungen BL und
BLB angeschlossen. In der Leseschaltung 60 sind die Bitleitungen
BL und BLB an die Leseverstärkerknoten
NA und NAB durch jeweilige Vorrichtungen 61 und 62 angeschlossen,
die Übertragungsgatter
sind. Zusätzlich
gibt es zwei Leseverstärker 63 und 64 zwischen
den Knoten NA und NAB in der Leseschaltung 60. Der erste
Leseverstärker 63 besteht
aus zwei NMOS-Vorrichtungen 63a und 63b, von welchen
die Source-Elektroden aneinander angeschlossen sind. Der zweite
Leseverstärker 64 besteht
aus zwei PMOS-Vorrichtungen 64a und 64b, von
welchen die Source-Elektroden aneinander angeschlossen sind. Der
Knoten NA ist an die Drain-Elektroden der NMOS- Vorrichtung 63a und der PMOS-Vorrichtung 64a und
an die Gate-Elektroden der NMOS-Vorrichtung 63b und der
PMOS-Vorrichtung 64b angeschlossen. Der Knoten NAB ist
an die Drain-Elektroden der NMOS-Vorrichtung 63b und der PMOS-Vorrichtung 64b und
an die Gate-Elektroden der NMOS-Vorrichtung 63a und der
PMOS-Vorrichtung 64a angeschlossen. Die Source-Elektroden
der NMOS-Vorrichtungen 63a und 63b sind
an die Drain-Elektrode einer NMOS-Vorrichtung 65 angeschlossen,
von welcher die Source-Elektrode an das erste Leistungspotential
VSS angeschlossen ist. Die Source-Elektroden der PMOS-Vorrichtungen 64a und 64b sind
an die Drain-Elektrode der PMOS-Vorrichtung 66 angeschlossen,
von welcher die Source-Elektrode an das zweite Leistungspotential
VCC angeschlossen ist.
-
Die Leseschaltung 60 hat
eine Aktivierungssignal-Erzeugungsschaltung, die ein erstes Aktivierungssignal
SLNG und ein zweites Aktivierungssignal SLPG erzeugt. Die Aktivierungssignal-Erzeugungsschaltung
besteht aus einem ersten Inverter 67 und einem zweiten
Inverter 68. Das Eingangssignal des Inverters 67 ist
das Lesestartsignal SLNGB, welches eines der Steuersignale ist,
und das Ausgangssignal des Inverters 67 ist das erste Aktivierungssignal
SLNG. Das Eingangssignal des Inverters 68 ist das erste
Aktivierungssignal SLNG und das Ausgangssignal des Inverters 68 ist
das zweite Aktivierungssignal SLGP. Das erste Aktivierungssignal SLNG
und das zweite Aktivierungssignal SLPG sind logisch komplementär.
-
Der Inverter 68 besteht
aus einer PMOS-Vorrichtung 68a und einer NMOS-Vorrichtung 68b.
Die Gate-Elektroden der PMOS-Vorrichtung 68a und der NMOS-Vorrichtung 68b empfangen
das Aktivierungssignal SLNG, während
die Drain-Elektroden der
PMOS-Vorrichtung 68a und der NMOS-Vorrichtung 68b aneinander
angeschlossen sind. Die Source-Elektrode der PMOS-Vorrichtung 68a ist
an das zweite Leistungspotential VCC angeschlossen. Die Source-Elektrode
der NMOS-Vorrichtung 68b ist
an das erste Referenzpotential VCP angeschlossen. Das Ausgangssignal
des Inverters 67 (das erste Aktivierungssignal SLNG) wird
zum Gate der NMOS-Vorrichtung 65 geliefert, während das
Ausgangssignal des Inverters 68 (das zweite Aktivierungssignal
SLPG) zum Gate der PMOS-Vorrichtung 66 geliefert
wird.
-
10 ist
ein Wellenformdiagramm, das den Betrieb der Schaltung in 9 darstellt.
-
Bei diesem Ausführungsbeispiel ist die Source-Elektrode
der NMOS-Vorrichtung 68b im Inverter 68 an das erste Referenzpotential
VCP (anstelle des zweiten Referenzpotentials VBL) angeschlossen, welches
nahezu (VSS + VCC)/2 ist. Daher ist deshalb, weil das elektrische
Potential des zweiten Aktivierungssignals SLPG dasselbe wie dasjenige
in 4 ist, der Betrieb
dieser Schaltung derselbe wie derjenige, der beim ersten Ausführungsbeispiel
beschrieben ist.
-
Schließlich kann deshalb, weil die
Schaltungsstruktur des vierten Ausführungsbeispiels, nämlich die
Source-Elektrode der NMOS-Vorrichtung 68 an das erste Referenzpotential
VCP angeschlossen ist, der Vorteil (c) des ersten Ausführungsbeispiels
nicht erreicht werden, obwohl die Vorteile (a) und (b) erreicht
werden.
-
Fünftes Ausführungsbeispiel
-
11 zeigt
die Hauptschaltung des DRAM eines fünften Ausführungsbeispiels der vorliegenden Erfindung.
Die Namensgebungskonventionen für
die Elemente sind dieselben wie diejenigen in 3, 5, 7 und 9. Es ist aus dem vierten Ausführungsbeispiel
klar, dass eine Leistungsrauschreduzierung realisiert werden kann,
gleichgültig
ob das erste Referenzpotential VCP oder das zweite Referenzpotential
VBL an das elektrische Potential des zweiten Aktivierungssignals
angeschlossen ist. Bei diesem fünften
Ausführungsbeispiel
wird eine Anschlussschaltung 70 (z. B. ein Übertragungsgatter), die
das erste Referenzpotential VCP und das zweite Referenzpotential
VBL verbindet, beschrieben werden.
-
Als erstes wird jedoch die Schaltungsstruktur des
fünften
Ausführungsbeispiels
beschrieben. Diese Schaltung hat ein Speicherzellenfeld 20,
eine Entzerrungsschaltung 25, eine VCP-Erzeugungsschaltung 23 und
eine VBL-Erzeugungsschaltung 26,
von welchen alle dieselben Schaltungen sind, die in den ersten bis
vierten Ausführungsbeispielen
gefunden werden. Die Anschlussschaltung bzw. Verbindungsschaltung 70 wird
zum Verbinden des ersten Referenzpotentials VCP und des zweiten
Referenzpotentials VBL verwendet, was dann erfolgt, wenn die Anschlussschaltung 70 aktiviert
wird.
-
Eine Leseschaltung 80 ist
an die Bitleitungen BL und BLB angeschlossen. In der Leseschaltung 80 sind
die Bitleitungen BL und BLB an die Leseverstärkerknoten NA und NAB mittels
jeweiliger NMOS-Vorrichtungen 81 und 82 angeschlossen,
die Übertragungsgatter
sind. Zusätzlich
gibt es zwei Leseverstärker 83 und 84 zwischen
den Knoten NA und NAB in der Leseschaltung 80. Der erste
Leseverstärker 83 besteht
aus zwei NMOS-Vorrichtungen 83a und 83b, von welchen
die Source-Elektroden aneinander angeschlossen sind. Der zweite
Leseverstärker 84 besteht
aus zwei PMOS-Vorrichtungen 84a und 84b, von welchen
die Source-Elektroden auch aneinander angeschlossen sind.
-
Der Knoten NA ist an die Drain-Elektroden der
NMOS-Vorrichtung 83a und der PMOS-Vorrichtung 84b und
an die Gate-Elektroden der NMOS-Vorrichtung 83b und der
PMOS-Vorrichtung 84b angeschlossen. Der Knoten NAB ist
an die Drain-Elektroden
der NMOS-Vorrichtung 83b und der PMOS-Vorrichtung 84b und
an die Gate-Elektroden der NMOS-Vorrichtung 83a und der
PMOS-Vorrichtung 84a angeschlossen. Die Source-Elektroden
der NMOS-Vorrichtungen 83a und 83b sind an die Drain-Elektrode
einer NMOS-Vorrichtung 85 angeschlossen, von welcher die
Source-Elektrode an das erste Leistungspotential VSS angeschlossen
ist. Die Source-Elektroden der PMOS-Vorrichtungen 84a und 84b sind
an die Drain-Elektrode
einer PMOS-Vorrichtung 86 angeschlossen, von welcher die
Source-Elektrode
an das zweite Leistungspotential VCC angeschlossen ist.
-
Die Leseschaltung 80 hat
eine Aktivierungssignal-Erzeugungsschaltung, die ein erstes Aktivierungssignal
SLNG und ein zweites Aktivierungssignal SLPG erzeugt. Die Aktivierungssignal-Erzeugungsschaltung
besteht aus einem ersten Inverter 87 und einem zweiten
Inverter 88. Das Eingangssignal des Inverters 87 ist
das Lesestartsignal SLNGB, welches eines der Steuersignale ist,
und das Ausgangssignal des Inverters 87 ist das erste Aktivierungssignal
SLNG. Das Eingangssignal des Inverters 88 ist das erste
Aktivierungssignal SLNG und das Ausgangssignal des Inverters 88 ist
das zweite Aktivierungssignal SLPG. Das erste Aktivierungssignal SLNG
und das zweite Aktivierungssignal SLPG sind logisch komplementär.
-
Der Inverter 88 besteht
aus einer PMOS-Vorrichtung 88a und einer NMOS-Vorrichtung 88b.
Die Gate-Elektroden der PMOS-Vorrichtung 88a und der NMOS-Vorrichtung 88b empfangen
das Aktivierungssignal SLNG, während
die Drain-Elektroden der
PMOS-Vorrichtung 88a und der NMOS-Vorrichtung 88b aneinander
angeschlossen sind. Die Source-Elektrode der PMOS-Vorrichtung 88a ist
an das zweite Leistungspotential VCC angeschlossen. Die Source-Elektrode
der NMOS- Vorrichtung 88b ist
an das erste Referenzpotential VCP und das zweite Referenzpotential
VBL angeschlossen. Das Ausgangssignal des Inverters 87 (das
erste Aktivierungssignal SLNG) wird zum Gate der NMOS-Vorrichtung 85 geliefert,
während
das Ausgangssignal des Inverters 88 (das zweite Aktivierungssignal
SLPG) zum Gate der PMOS-Vorrichtung 86 geliefert wird.
-
12 ist
ein Wellenformdiagramm, das den Betrieb der Schaltung in 11 darstelt. Die Source-Elektrode
der NMOS-Vorrichtung 88b im Inverter 88 ist an das erste
Referenzpotential VCP und an das zweite Referenzpotential VBL angeschlossen,
von welchem beide nahezu (VSS + VCC)/2 sind. Daher ist deshalb,
weil das elektrische Potential des zweiten Aktivierungssignals SLPG
dasselbe wie dasjenige in 4 ist,
der Betrieb dieser Schaltung derselbe wie derjenige des ersten Ausführungsbeispiels.
-
Da bei der Schaltungsstruktur des
fünften Ausführungsbeispiels
die Source-Elektrode
der NMOS-Vorrichtung 88 an sowohl das erste als auch das
zweite Referenzpotential VCP und VBL angeschlossen ist, werden die
Vorteile (a), (b) und (c) des ersten Ausführungsbeispiels erreicht.
-
Sechstes Ausführungsbeispiel
-
13 zeigt
die Hauptschaltung des DRAM eines sechsten Ausführungsbeispiels der vorliegenden
Erfindung. Die Namensgebungskonventionen für die Elemente sind dieselben
wie für
diejenigen in 3, 5, 7, 9 und 11.
-
Bei den ersten bis fünften Ausführungsbeispielen
ist das elektrische Potential des zweiten Aktivierungssignals SLPG
entweder das erste Referenzpotential VCP oder das zweite Referenzpotential VBL.
Beim sechsten Ausführungsbeispiel
wird jedoch eine Quellenpotential-Erzeugungsschaltung 90, die
ein drittes Referenzpotential VX liefert, eingeführt, und der "L"-Pegel des zweiten Aktivierungssignals
SLPG ist dieses dritte Referenzpotential VX (welches unabhängig vom
ersten und vom zweiten Referenzpotential VCP und VBL ist).
-
Wie bei den ersten bis fünften Ausführungsbeispielen
hat die DRAM-Schaltung des sechsten Ausführungsbeispiels ein Speicherzellenfeld 20,
eine Entzerrungsschaltung 25, eine VCP-Erzeugungsschaltung 23 und
eine VBL-Erzeugungsschaltung
26, die dieselben Schaltungen
wie diejenigen bei den früheren
asu1en sind. Die Leseschaltung 100 hat nahezu dieselbe
Struktur wie diejenige in 3 und
ist an die Bitleitungen BL und BLB angeschlossen. In der Leseschaltung 100 sind
die Bitleitungen BL und BLB an die Leseverstärkerknoten NA und NAB jeweils durch
NMOS-Vorrichtungen 101 und 102 angeschlossen,
die Übertragungsgatter
sind. Zusätzlich gibt
es zwei Leseverstärker 103 und 104 zwischen den
Knoten NA und NAB in der Leseschaltung 100. Der erste Leseverstärker 103 besteht
aus zwei NMOS-Vorrichtungen 103a und 103b, von
welchen die Source-Elektroden aneinander angeschlossen sind, während der
zweite Leseverstärker 104 aus zwei
PMOS-Vorrichtungen 104a und 104b besteht, von
welchen die Source-Elektroden aneinander angeschlossen sind. Der
Knoten NA ist an die Drain-Elektroden der NMOS-Vorrichtung 103a und der
PMOS-Vorrichtung 104a und an die Gate-Elektroden der NMOS-Vorrichtung 103b und
der PMOS-Vorrichtung 104b angeschlossen. Der Knoten NAB
ist an die Drain-Elektroden der NMOS-Vorrichtung 103b und der PMOS-Vorrichtung 104b und
an die Gate-Elektroden der NMOS-Vorrichtung 103a und der
PMOS-Vorrichtung 104a angeschlossen. Die Source-Elektroden
der NMOS-Vorrichtungen 103a und 103b sind an die
Drain-Elektrode
einer NMOS-Vorrichtung 105 angeschlossen, von welcher die
Source-Elektrode
an das erste Leistungspotential VSS angeschlossen ist. Die Source-Elektroden
der PMOS-Vorrichtungen 104a und 104b sind an die Drain-Elektrode
einer PMOS-Vorrichtung 106 angeschlossen, von welcher die
Source-Elektrode an das zweite Leistungspotential VCC angeschlossen
ist.
-
Die Leseschaltung 100 hat
eine Aktivierungssignal-Erzeugungsschaltung, die ein erstes Aktivierungssignal
SLNG und ein zweites Aktivierungssignal SLPG erzeugt. Die Aktivierungssignal-Erzeugungsschaltung
besteht aus einem ersten Inverter 107 und einem zweiten
Inverter 108. Das Eingangssignal des Inverters 107 ist
das Lesestartsignal SLNGB, welches eines der Steuersignale ist,
während
das Ausgangssignal des lnverters 107 das erste Aktivierungssignal
SLNG ist. Das Eingangssignal des Inverters 108 ist das
erste Aktivierungssignal SLNG und das Ausgangssignal des Inverters 108 ist das
zweite Aktivierungssignal SLBG. Das erste Aktivierungssignal SLNG
und das zweite Aktivierungssignal SLPG sind logisch kamplementär.
-
Der Inverter 108 besteht
aus einer PMOS-Vorrichtung 108a und einer NMOS-Vorrichtung 108b.
Die Gate-Elektroden der PMOS-Vorrichtung 108a und der NMOS-Vorrichtung 108b empfangen
das Aktivierungssignal SLNG, während
die Drain-Elektroden der PMOS-Vorrichtung 108a und der
NMOS-Vorrichtung 108b aneinander angeschlossen sind. Die
Source-Elektrode der PMOS-Vorrichtung 108a ist an das zweite
Leistungspotential VCC angeschlossen. Die Source-Elektrode der NMOS-Vorrichtung 108b ist
an das dritte Referenzpotential VX angeschlossen, welches durch
die Quellenpotential-Erzeugungsschaltung 90 zugeführt wird.
Das Ausgangssignal des Inverters 107 (das erste Aktivierungssignal
SLNG) wird zum Gate der NMOS-Vorrichtung 105 geliefert,
während
das Ausgangssignal des Inverters 108 (das zweite Aktivierungssignal
SLPG) zum Gate der PMOS-Vorrichtung 106 geliefert
wird.
-
14 zeigt
ein Wellenformdiagramm, das den Betrieb der Schaltung in 13 darstellt. Wie es früher angegeben
ist, ist die Quellenpotential-Erzeugungsschaltung 90 in
die Schaltung des sechsten Ausführungsbeispiels
eingeführt,
und ist die Source-Elektrode der NMOS-Vorrichtung 108b an
das dritte Referenzpotential VX angeschlossen. Das dritte Referenzpotential
VX kann unabhängig
vom ersten und vom zweiten Referenzpotential VBL und VCP geändert werden.
Daher kann die DRAM-Schaltung des sechsten Ausführungsbeispiels durch geeignete Einstellungen
des dritten Referenzpotentialpegels realisiert werden. Die DRAM-Schaltung
des sechsten Ausführungsbeispiels
erreicht somit die Vorteile (a) und (b) des ersten Ausführungsbeispiels.
-
Es wird angemerkt, dass für die vorliegende Erfindung
viele andere Schaltungsvarianten möglich sind; das bedeutet, dass
Realisierungen nicht auf die oben beschriebenen Ausführungsbeispiele
beschränkt
sind.
-
Beispielsweise kann die interne Schaltungsstruktur
für das
Speicherzellenfeld 20 oder die Entzerrungsschaltung 25 zu
einer anderen Schaltungsstruktur geändert werden, und ist daher
nicht auf die bei den ersten bis sechsten Ausführungsbeispielen beschriebene
Struktur beschränkt.
-
Die Leseschaltung 50 beim
vierten Ausführungsbeispiel
ist an das erste Referenzpotential VCP angeschlossen (was ungleich
der Leseschaltung 30 beim ersten Ausführungsbeispiel ist, welche
an das zweite Referenzpotential VBL angeschlossen ist). Das erste
Referenzpotential VCP kann gleichermaßen auf die Leseschaltungen 40 und 60 beim
zweiten und beim dritten Ausführungsbeispiel
angewendet werden, während
dieselben Vorteile erreicht werden.
-
Wie es bei den ersten bis sechsten
Ausführungsbeispielen
beschrieben ist, ist der aktive Potentialpegel des zweiten Aktivierungssignals,
welches die PMOS-Transistoren 36, 46, 56, 66, 86 und 106 in den
jeweiligen Aktivierungssignal-Erzeugungsschaltungen
aktiviert, in der Mitte zwischen dem ersten und dem zweiten Leistungspotential.
Daher ist der Arbeitsbereich des PMOS-Transistors, von welchem die
Eingabe das zweite Aktivierungssignal ist, mit einem mittleren Potentialpegel,
unterschiedlich von demjenigen einer herkömmlichen Schaltung, von welcher
die Eingabe das zweite Leistungspotential ist. Der Leitungswiderstand
des PMOS-Transistors bei der vorliegenden Erfindung ist höher als
derjenige des PMOS-Transistors in herkömmlichen Schaltungen. Folglich
wird der Spitzenstrom beim Laden und Entladen der Bitleitungen reduziert
werden, wird ein Leistungsrauschen erniedrigt werden und wird ein Erniedrigen
eines Arbeitsspielraums einer peripheren Schaltung verhindert werden.